专利名称：半导体器件的制作方法
技术领域：
本发明涉及具有焊盘的半导体器件的结构，特别涉及在探测和引线焊接情况下用于提高抗施加到焊盘上应力的强度的技术。
背景技术：
在半导体芯片电测试中进行探测，以及在半导体器件装配时进行引线焊接的情况下，机械应力就会加到在半导体芯片上表面上形成的焊盘上。加到焊盘上的应力使焊盘下的层间绝缘膜产生裂纹，并成为在引线焊接时使焊盘分离的原因。
所以，常规上采取使有关金属层吸收应力的方法，即，放一金属层，例如钨，作为焊盘的基础。通常，使用最上面的布线层(最上层布线层)来形成焊盘，且使用用于连接上布线层和其下面的布线层(下层布线层)的通孔来形成基础金属层。也就是说，基础金属层的形成是在最初形成用于连接上布线层和下层布线层的通孔的同一步骤中执行的。
需要将基础金属层的尺寸做成和焊盘尺寸相同的程度，并且它就变成大口径，特别是与原始通孔相比时。所以，在常规半导体器件的制造过程中，大口径的通孔(基础金属层)和小口径的通孔(原始通孔)是同时形成的。但是，由于大口径的通孔在蚀刻速率方面不同于小口径的通孔，因此在大口径的通孔和小口径的通孔中都获得适当的蚀刻量就很困难，且形成精度会降低。在通孔中作金属沉积时，由于和小口径的通孔相比大口径的通孔要用很长时间来彻底掩盖金属，因此金属的厚度就不能充分保证，但却容易引起大口径通孔上表面的凹陷，源自于此。也就是说，由于基础金属层的上表面高度变得不均匀，因此就很难使在其上形成的焊盘的上表面高度均匀。当焊盘的上表面高度不均匀时，确切的探测和引线焊接就很困难，且半导体器件的可靠性会下降。
另一方面，将焊盘的基础金属层不做成大口径的通孔而做成多个线条的形状(长尺寸形状)并将其形成的技术是已知的(例如专利参考1-3)。当基础金属层做成多个线条的形状时，上面的问题就解决了。
日本未经审查的专利公布No.2002-110731[专利参考2]日本未经审查的专利公布No.Hei 10-199925[专利参考3]日本未经审查的专利公布No.Hei 6-196525然而，当焊盘的基础金属层做成多条线条的形状并形成时，与形成大口径的通孔作为基础金属层的情况相比，我们担心抗来自特定方向的应力的强度会大大下降。例如，在专利参考1中，公开了当基础金属层的长边方向(线条的方向)和在探测情况下探针的进入方向在平面图中垂直时(即加应力的方向垂直于平面图中基础金属层的线条方向时)，就容易从线条状基础金属层的侧壁和层间膜之间产生裂纹。
当裂纹发生在焊盘下的绝缘层中，并根据从外部加到焊盘上的应力甚至到达布线时，该布线的金属迁移电阻就会退化。使布线可沿焊盘下部通过的结构具有强度相对较弱且容易产生裂纹的倾向。所以，为了防止产生裂纹，最好不让布线在焊盘下部随意通过。但为了使半导体器件高度集成，焊盘下的区域也需被有效利用，必须将布线也定位在焊盘之下。
发明内容
提出本发明是为了解决上述问题，其目的是提供一种半导体器件，它能提高抗焊盘处所产生应力的强度。
关于本发明第一方面的半导体器件提供有多个焊盘，每个焊盘具有使用最上层布线层形成的第一金属以及多个各具有线条形状、排列在第一金属下并与有关第一金属连接的第二金属，其中焊盘被整齐放置并定位到具有线条形状的第二金属的长边方向。
关于本发明第二方面的半导体器件提供有焊盘，所述焊盘具有使用最上层布线层形成的第一金属，以及多个各具有线条形状、排列在第一金属下并与有关第一金属连接的第二金属，其中第二金属嵌入在第一金属下面的绝缘层中，且上部在有关绝缘层中相互连接。
关于本发明第三方面的半导体器件提供有焊盘，所述焊盘具有使用最上层布线层形成的第一金属，以及多个各具有线条形状、排列在第一金属下并与有关第一金属连接的第二金属，其中有关所述半导体器件具有比最上层布线层低一层的第一下层布线层，且焊盘具有蚀刻阻止层(stopper)，所述蚀刻阻止层被排列在第二金属下面，并使用第一下层布线层前表面的阻挡层金属形成。
关于本发明第四方面的半导体器件包括焊盘；沿焊盘下部通过的布线；以及在焊盘下部区域中布线上面的多个预定形状的金属。
关于本发明第五方面的半导体器件包括焊盘；输出缓冲器，它向焊盘输出信号；输入缓冲器，加到焊盘上的信号被输入其中；以及内部电路，它连接到输出缓冲器的输入侧以及输入缓冲器的输出侧；其中焊盘形成在输出缓冲器之上，而不是形成在输入缓冲器和内部电路之上。
关于本发明第六方面的半导体器件包括焊盘；输出缓冲器，它向焊盘输出信号；输入缓冲器，加到焊盘上的信号被输入其中；以及内部电路，它连接到输出缓冲器的输入侧以及输入缓冲器的输出侧；其中焊盘形成为延伸在输出缓冲器和输入缓冲器的上部以及部分内部电路的上部之上。
按照本发明的第一方面，由于多个焊盘被排列和定位到具有线条形状的第二金属的长边方向，因此就很容易使从芯片外部进入的探针、焊头等接触到，以使进入方向可垂直于焊盘第二金属的长边方向。通过适当调节第二金属的宽度和间隔，裂纹的产生可被抑制，并有可能形成可靠的半导体器件。
按照本发明的第二方面，由于多个第二金属的上部已相互连接，因此焊盘强度的方向依赖性变小了。
按照本发明的第三方面，由于焊盘提供有使用第二金属下面的第一下层布线层前表面的阻挡层金属形成的蚀刻阻止层，因此除了由第二金属在强度方面提高的效果外，在形成步骤中将用于第二金属的通孔深度作得适当就很容易。
按照本发明的第四方面，由于在焊盘下部的区域中在第二下层布线层的布线上有多个第四金属，因此在焊盘处产生的应力可用有关第四金属吸收，且它可抑制在焊盘下的层间绝缘膜中发生裂纹。所以，当将布线定位在焊盘下以便能够高度集成半导体器件时，由此而产生的强度下降也可被抑制。
按照本发明的第五方面，焊盘形成在输出缓冲器之上，而不形成在输入缓冲器和内部电路之上。由于形成面积很大，且输出缓冲器的抗应力性很高，因此就可力求高度集成，将半导体器件的强度下降抑制到最小。
按照本发明的第六方面，由于焊盘形成范围在输出缓冲器和输入缓冲器的上部以及部分内部电路的上部之上，因此焊盘面积可以增大，并且对有关焊盘的探测和焊接就很容易。使用时，将焊盘的上表面分成用于进行探测的区域和用于进行引线焊接的区域，即使是在探测之后，引线的焊接就可很有把握，且半导体器件的可靠性将会提高。
阅读了以下详细说明和附图，本发明的目的、特征、方面以及优点就会更加清晰。
图1为实施例1的半导体器件焊盘的顶视图；图2为实施例1的半导体器件焊盘的截面图；图3为实施例1的半导体器件焊盘的截面图；图4为实施例1的半导体器件焊盘的放大截面图；图5A和5B示出接触焊盘的探针的实例；
图6示出实验结果，其示出了本发明的效果；图7的图说明在实施例1的半导体器件中焊盘的排列方法；图8示出在实施例1的半导体器件中的焊盘的布局实例；图9示出在实施例1的半导体器件中的焊盘的布局实例；图10示出实施例1的半导体器件焊盘的放大截面图；图11示出实施例2的半导体器件焊盘的截面图；图12示出实施例2的半导体器件焊盘的截面图；图13示出实施例2的半导体器件焊盘的放大截面图；图14的图说明实施例2中的问题；图15示出实施例3的半导体器件焊盘的截面图；图16示出实施例3的半导体器件焊盘的截面图；图17示出实施例3的半导体器件焊盘的放大截面图；图18示出实施例3的半导体器件的制造过程；图19示出实施例3的半导体器件的制造过程；图20示出实施例3的半导体器件的制造过程；图21示出实施例3的半导体器件的制造过程；图22示出实施例3的半导体器件的制造过程；图23示出实施例4的半导体器件焊盘的顶视图；图24示出实施例4的半导体器件焊盘的截面图；图25示出实施例4的半导体器件焊盘的截面图；图26示出实施例4的半导体器件焊盘的截面图；图27示出实施例5的半导体器件焊盘的顶视图；图28示出实施例5的半导体器件焊盘的截面图；图29示出实施例5的半导体器件焊盘的截面图；图30示出在实施例5的半导体器件中焊盘的布局及其下层布线的实例；图31示出在实施例5的半导体器件中焊盘的布局及其下层布线的实例；
图32示出实施例6的半导体器件输入输出部分的电路图；图33示出实施例6的半导体器件输入输出部分的作用区(activeregion)和多晶硅电极层的布局图案；图34示出实施例6的半导体器件输入输出部分的第一通孔层的布局图案；图35示出实施例6的半导体器件输入输出部分的第一金属布线层的布局图案；图36示出实施例6的半导体器件输入输出部分的第二通孔层的布局图案；图37示出实施例6的半导体器件输入输出部分的第二金属布线层的布局图案；图38示出实施例6的半导体器件输入输出部分的第三通孔层的布局图案；图39示出实施例6的半导体器件输入输出部分的第三金属布线层的布局图案；图40示出实施例6的半导体器件输入输出部分的第四通孔层的布局图案；图41示出实施例6的半导体器件输入输出部分的第四金属布线层的布局图案；图42示出实施例6的半导体器件输入输出部分的第五通孔层的布局图案；图43示出实施例6的半导体器件输入输出部分的第五金属布线层的布局图案；图44示出实施例6的半导体器件输入输出部分的截面图；图45示出实施例6的半导体器件输入输出部分的截面图；图46示出实施例6的改动；图47示出实施例7的半导体器件输入输出部分的作用区和多晶硅电极层的布局图案；
图48示出实施例7的半导体器件输入输出部分的第一通孔层的布局图案；图49示出实施例7的半导体器件输入输出部分的第一金属布线层的布局图案；图50示出实施例7的半导体器件输入输出部分的第二通孔层的布局图案；图51示出实施例7的半导体器件输入输出部分的第二金属布线层的布局图案；图52示出实施例7的半导体器件输入输出部分的第三通孔层的布局图案；图53示出实施例7的半导体器件输入输出部分的第三金属布线层的布局图案；图54示出实施例7的半导体器件输入输出部分的第四通孔层的布局图案；图55示出实施例7的半导体器件输入输出部分的第四金属布线层的布局图案；图56示出实施例7的半导体器件输入输出部分的第五通孔层的布局图案；图57示出实施例7的半导体器件输入输出部分的第五金属布线层的布局图案；图58示出实施例7的半导体器件输入输出部分的截面图；图59示出实施例7的半导体器件输入输出部分的截面图；图60示出实施例8的半导体器件输入输出部分的第三金属布线层的布局图案；图61示出实施例8的半导体器件输入输出部分的第四通孔层的布局图案；图62示出实施例8的半导体器件输入输出部分的第四金属布线层的布局图案；
图63示出实施例8的半导体器件输入输出部分的第五通孔层的布局图案；图64示出实施例8的半导体器件输入输出部分的第五金属布线层的布局图案；图65的图说明实施例8的效果；以及图66的图说明实施例8的效果。
具体实施例方式
(实施例1)图1-3示出本发明实施例1的半导体器件的焊盘结构。图1是焊盘的顶视图，图2和图3是分别沿图1的线A-A和线B-B所作的有关焊盘的截面图。
如这些图中所示，焊盘1具有在第一层间绝缘膜22上使用最上层布线层形成的第一金属11，以及作为嵌入在第一层间绝缘膜22中的基础金属层的第二金属12。第二金属12连接在第一金属11下面，且由多个互相平行的线形金属形成。焊盘1还具有连接在第二金属12下面的第三金属13。
第一金属11由最上层布线层形成为原始布线的一部分。虽然钝化膜21形成在最上层布线层上，但焊盘1的上部做有开口。使用比最上层布线层低一层的第一下层布线层形成第三金属13。使用将最上层布线层和第一下层布线层连接起来的通孔(接触栓塞)形成第二金属12。
有关半导体器件具有在第一下层布线层下面一层的第二下层布线层。并且在焊盘1的下面，使用第二下层布线层形成的原始布线14定位经过第二层间绝缘膜23。布线14与焊盘1在电气上无关。为便于对图2和图3作说明，在图上将第二下层布线画为比第一下层布线低一层的布线层，但它可以是更下一层的布线层。以上结构经由半导体衬底26上的场氧化物25和第三层间绝缘膜24形成。图1中参考标记“2”的组件示出接触焊盘1的探针的尖。
第一金属11、第三金属13以及布线14的材料是通用的布线材料，例如提到了铝(AL)、铜(Cu)、它们的合金(例如Al-Si-Cu、Al-Cu等)。第二金属12也是通用的通孔材料，例如提到了钨(W)、铜(Cu)、其合金等。普通的氧化硅膜(SiO2)常用作钝化膜21以及第一到第三层间绝缘膜22、23和24的材料。但是，除此之外，低介电常数绝缘层(低k膜)，例如掺氟氧化硅膜(FSG)和掺碳氧化硅膜(SiOC)等，也可使用。
如上所述，在专利参考中，公布了在如下情况容易产生裂纹的问题，即当焊盘的基础金属层做成多个线条的形状时，对焊盘施加应力的方向垂直于在平面图中基础金属层的长边方向(线条的方向)。
本发明发现在具有图1-图3结构的焊盘1中，通过实验和应力模拟，适当设定具有线条形状的第二金属12的每个宽度和间隔，该问题就解决了。令人惊奇的是，结果是当应力的施加方向接近垂直于平面图中第二金属12的长边方向时，在第一层间绝缘膜22和第二层间绝缘膜23中很难产生裂纹，并可获得相当于将大口径的通孔形成为基础金属层的情况的强度。
具体地，当第二金属12的宽度W和间隔D满足如下关系式时W≤D≤2×W(1)就可获得上述效果。这里，图4是图2所示区域C的放大截面图。由于通孔是从上面蚀刻而形成的，所以上部就趋向于形成得比底部更宽。所以，对于第二金属12，每个都形成为一个倒梯形，如图4所示。由于在通孔底部可以形成为比较接近于设计尺寸的尺寸，在本说明书中，将第二金属12的宽度W和间隔D定义为第二金属12底部的尺寸，如图4所示。
在该实施例中，焊盘1形成为使第二金属12的宽度W和间隔D可满足公式(1)的关系。并且将其做成使加到有关焊盘1的应力方向接近垂直于在平面图中第二金属12的长边方向。这样，就可抑制在第一层间绝缘膜22和第二层间绝缘膜23中产生裂纹。
用设计尺寸(在对第二金属12形成图案时的掩模尺寸)的W0和间隔D0实际形成的第二金属12的宽度W和间隔D很难做得准确相等。通常最终的尺寸相对设计尺寸都有一定量的误差。例如，在具有线条形状的第二金属12中，在长度方向的中心部分，其宽度就会因蚀刻特性而比两端形成得稍宽一点。所以，很难以均匀的宽度形成其整体。所以，在实验中，在某种程度上不能严格满足公式(1)的关系的情况下，也能获得上述效果。但是，至少当第二金属12的设计尺寸的W0和间隔D0满足如下关系式时W0≤D0≤2×W0(2)获得了上述效果。
现说明用于半导体芯片电测试的探针2。至于探针2的形状，从焊盘1的水平方向进入的、如图5A所示的悬臂型的东西(以下称为“悬臂探针”)，以及垂直于焊盘1进入的、如图5B所示的探针(以下称为“垂直探针”)都是众所周知的。在图5A中，悬臂探针2通过向焊盘1的垂直方向Z移动而接触第一金属11。这样，加到焊盘1的应力不仅具有垂直(Z方向)分量，还有因探针2的形状和弹性所导致的进入方向(X方向)的分量。所以，有关应力的方向S变成相对焊盘1前表面的倾斜方向，如图5A所示。
在该实施例中，使加到焊盘1的应力的方向做成接近垂直于在平面图中第二金属12的长边方向。所以，当探针2是悬臂型时，如图5A所示，需要使探针2的进入方向(X方向)接近于垂直于第二金属12的长边方向。
当使垂直探针接触第一金属11时，加到焊盘1上的应力方向S是焊盘1的垂直方向Z，如图5B所示。
图6示出上述实验和模拟结果。在每次实验和模拟中，假定是对半导体芯片作电测试(测试)，观察到，对于对焊盘1探测的次数，在第一层间绝缘膜22和第二层间绝缘膜23都有裂纹产生。在有关实验和模拟中，为了确认焊盘1在强度上的方向依赖性，使用悬臂探针作为用于接触的探针2。图6所示的表是在将第二金属12的设计尺寸的宽度W0具体设为0.28μm并形成为间隔D0＝0.36μm时的实验和模拟结果。探测时的过渡激励量(OD量)示于表的纵向，而探测次数示于表的横向。过渡激励量就是在焊盘1的第一金属11中接触探针2之后的压下量。
如图6所示，在实施例1的焊盘1中，当使探针2的进入方向X在平面图中垂直并使得接触第二金属12的长边方向时，获得了相当于常规焊盘结构(使用大口径通孔作为基础金属层的结构)的良好结果。甚至当使探针2的进入方向X对于实施例1的焊盘1与第二金属12的长边方向平行接触时，如同一图中所示，获得了接近常规焊盘结构的结果，而且结果是强度的方向依赖性很小。但是，与使其垂直于长边方向并使其接触的情况相比，强度有少许下降。
合乎需要的是，使进入方向X垂直于第二金属12的长边方向，并使探针2接触该实施例的焊盘1，如该结果所示。所以，在该实施例中，在如图7的半导体芯片上，将焊盘1整齐放置并定位到第二金属12的长边方向。在图7中，箭头L1表示第二金属12的长边方向，而箭头L2表示焊盘1的排列方向。因此，焊盘1被整齐放置并定位，以使第二金属12的长边方向和焊盘1的排列方向可变成在同一方向。
图8和图9示出在该实施例中焊盘1的布局实例。通常，在半导体芯片的测试设备中，它被定位成使探针2能从半导体芯片的外部向内部进入。按照每台测试设备以及测试目标的半导体芯片，进入方向各有不同。例如，从四个方向进入半导体芯片3的情况如图8，以及从两个方向进入半导体芯片3的情况如图9，都很常见。在图8的情况下，将图7中整齐放置的一行焊盘1沿半导体芯片3四边的每一边排列。这样，从四个方向进入的每个探针2的进入方向就垂直于在平面图中每个焊盘1的第二金属12的长边方向，并且半导体芯片3中的裂纹产生就可被抑制。在图9的情况下，将图7中整齐放置的两行焊盘1并排地排列在半导体芯片3上。这样，就很容易使从两个方向进入的每个探针2的进入方向垂直于平面图中每个焊盘1的第二金属12的长边方向，并且半导体芯片3中的裂纹产生就可被抑制。
也就是说，通过如图7所示将焊盘1在半导体芯片3上整齐放置并定位到第二金属12的长边方向，就很容易使从芯片触点外部进入的探针2的进入方向可垂直于平面图中焊盘1的第二金属12的长边方向。在该实施例中，当加到焊盘1的应力的方向在平面图中接近垂直于第二金属12的长边方向时，在第一层间绝缘膜22和第二层间绝缘膜23中就很难产生裂纹。所以，因探测而产生的裂纹就可被抑制，并且就有可能形成可靠的半导体器件。
由于作为基础层的第二金属12是线条形的，而且在与原始小口径通孔平行形成时，在第二金属12的上表面上很难产生凹陷，并且前表面的高度就几乎很均匀。所以，将第一金属11形成在其上时，也容易使有关第一金属11的上表面的高度均匀，并且也容易将其形成。所以，当第一金属11的上表面高度变得均匀时，确切的探测和对其的引线焊接就有可能，并可有助于进一步提高半导体器件的可靠性。
虽然在上述实施例中使用悬臂型探针作为探针2，但即使它是另一形状的探针，当它具有对焊盘1的进入方向时，也可获得相同的效果。对没有进入方向的垂直探针也可获得与常规半导体器件相同的强度。不仅是探针而且在使用焊头时，例如，通过引线焊接接触焊盘1，显然可获得相同的效果。图2和图3示出的半导体器件具有最上层布线层以及第一和第二下层布线的三层布线层的结构。但在该实施例中，由于不一定需要第二下层布线层，所以也适用于具有两层或更多层布线层的半导体器件。
在实验中，当第二金属12的间隔D被缩窄(例如D0＝0.36μm)时，特别地，裂纹的产生被抑制了，并获得了高强度。如上所述，由于通孔的上部趋向于比底部宽，因此当间隔D变窄时，如图10所示，还会有如下情况线条形的第二金属12的上部相互连接，并形成在第一层间绝缘膜22中。即使在这种情况下，也确认可获得如上所述的高强度。当上表面相互连接时，焊盘1的强度的方向依赖性变得更小。
另外，在实验中，与使用另一种材料的情况相比，当第一和第二下层布线层布线的所有材料(第三金属13和布线14的材料)都设为Cu时，特别地获得了良好的结果。即使用Cu作为最上层布线层的材料(第一金属11的材料)，也可获得相同的结果，但由于上表面暴露出第一金属11，并且还将引线焊接到前表面，最好使用Al合金，它比较耐腐蚀，并能容易地进行焊接。
(实施例2)图11和图12示出实施例2的半导体器件焊盘的截面图。由于顶视图和图1相同，故将其省略，而图11和图12相当于分别沿图1的线A-A和线B-B所作的有关焊盘的截面图。图13是图11所示区域C的放大视图。在这些图中，同样的编号赋予具有如图2和图3所示的相同功能的组件。由于有关半导体器件具有与实施例1的半导体器件相同的结构，不同之处仅是在第二金属12下面没有形成第三金属13，所以对每个组件的说明在此省略了。
对实施例2的半导体器件进行应力模拟。在有关模拟中，对加到第一层间绝缘膜22和第二层间绝缘膜23的应力进行计算，与实施例1的实验和模拟结果进行相对比较，并寻查有无裂纹产生。悬臂探针用作探针2，使其接触焊盘1，并使进入方向在平面图中垂直于第二金属12的长边方向。其结果也示于图6。如同一图所示，在实施例2的焊盘1中，裂纹的产生可比实施例1的被进一步抑制。
当也在该实施例中将焊盘1整齐放置在半导体芯片上并定位到第二金属12的长边方向时，如使用图7-图9说明的实施例1，就很容易使得从芯片外部进入的探针2接触，使进入方向在平面图中垂直于焊盘1的第二金属12的长边方向。
(实施例3)如上所述，按照实施例2，有可能比实施例1更能抑制裂纹的产生。但在实施例2的形成步骤中有以下问题。图14的图用于说明该问题，并示出了用于形成第二金属12的通孔的形成步骤。该图的左手边示出焊盘形成区域，焊盘1形成于其中，而右手边示出通常的布线区域，第一下层布线层的原始布线113形成于其中。
在实施例1中，使用第一下层布线层将第三金属13形成在焊盘形成区域中(通过形成布线113的同一形成步骤)，且在此之后，将第二金属12形成在第三金属13上。所以，在用于形成第二金属12的通孔形成步骤中，第三金属13可用作蚀刻阻止层。由于按照实施例2，并不形成第三金属13，故在用于形成第二金属12的如图14的通孔12a中很易产生过度蚀刻。
另一方面，由于布线113通常在布线区中起蚀刻阻止层的作用，因此在通孔112a中不产生过度蚀刻。也就是说，在焊盘形成区域中用于第二金属12的通孔12a通常容易比布线区域中的通孔112a形成得更深。结果，在第二金属12的上表面上发生凹陷，或在最坏的情况下，第二金属12甚至到达第二下层布线层的原始布线14，且焊盘1和布线14之间不再保持绝缘。
相反，由于存在有用于原始通孔的通孔112a不会完全到达布线113的这种危险，但当蚀刻量减少时会发生连接失败，因此为了避免过度蚀刻，这也是不希望的。作为措施，一种方法是使通孔12a的尺寸小(细)到通孔112a的尺寸，并使通孔12a的蚀刻量小到通孔112a的蚀刻量。但用这种方法，有必要对每种制造方法都调节适合的通孔12a的尺寸。
图15和图16示出实施例3的半导体器件焊盘的截面图。由于顶视图和图1相同，故将其省略，而图15和图16相当于分别沿图1的线A-A和线B-B所作的有关焊盘的截面图。在这些图中，同样的编号赋予具有如图2和图3所示的相同功能的组件。在该实施例中，在第二金属12下面不形成第三金属13，和实施例2相同。但在第二金属12下面，在蚀刻形成通孔12a的情况下，形成有蚀刻阻止层15。其它结构和实施例2的半导体器件的结构相同。
图17示出实施例3的半导体器件焊盘的放大截面图。该图的左手边相当于区域C，即在图15中所示的焊盘形成区域，而右手边示出通常的布线区域，第一下层布线层的原始布线113形成于其中。使用在布线113前表面上形成的阻挡层金属115来形成蚀刻阻止层15，并且如图17所示，将其形成在和布线113的上表面(阻挡层金属115)相同的高度。作为蚀刻阻止层15和阻挡层金属115的材料实例，提到了Ti、TiN或那些多层结构等。
图18-图22示出实施例3的半导体器件的制造过程。以下，根据这些图来说明实施例3的半导体器件的制造过程。首先，用与常规半导体器件制造方法同样的步骤，在半导体衬底26上形成场氧化物25、第三层间绝缘膜24以及第二层间绝缘膜23之后，沉积第一下层布线层的布线材料213(图18)。对布线材料213形成图案，使其成为预定的布线图案，在通常的布线区域形成原始布线113，并在其上沉积第一层间绝缘膜22(图19)。
将布线113的上表面曝光一次，例如用CMP方法。此时，要使之平整，以使曝光的布线113的上表面高度和第一层间绝缘膜22顶部一样。随后，通过沉积阻挡层金属材料和对其形成图案，将阻挡层金属115选择性地形成在布线113的上表面上，并在下一步形成在形成成第二金属12的区域中(图20)。
随后再次沉积第一层间绝缘膜22(图21)。将蚀刻阻止层15形成在焊盘区第一层间绝缘膜22中形成第二金属12的部分中，高度和布线113的上表面相同。通过使用光刻技术选择性地进行蚀刻，在第一层间绝缘膜22中形成用于第二金属12的通孔12a和用于原始通孔112的通孔112a(图22)。由于此时通孔12a的蚀刻被蚀刻阻止层15阻止，因此在有关第二金属12的通孔12a中不会产生过度蚀刻。通孔112a的蚀刻被布线113上表面的阻挡层金属115阻止。因此，可以容易地将用于第二金属12的通孔12a和用于原始通孔112的通孔112a形成到同一深度。
如上所述，按照该实施例，第二金属12上表面的凹陷问题，因通孔12a过度蚀刻导致焊盘1和布线14等的短路问题就可避免。由于该实施例的结构和实施例2的结构相同，故可形成具有高强度的半导体器件结构。
以上说明了在每个第二金属12下面局部形成蚀刻阻止层15的实例。也就是说，在以上实例中，蚀刻阻止层15具有和第二金属12同样的线条形状。但蚀刻阻止层15可以在焊盘1下面的整个区域中形成为一整层。
(实施例4)当在焊盘下面发生裂纹并甚至到达布线时，有关布线的金属迁移电阻会退化。通过让布线在焊盘下面通过，在焊盘和有关布线之间的层间绝缘膜中就趋向于容易产生裂纹，且强度易于下降。所以，从防止产生裂纹的观点来看，最好不让布线在焊盘下部随意地通过。但为了高度集成半导体器件，焊盘下面的区域也需要有效地利用，就必须让布线在焊盘下面通过。所以，在该实施例中，提出了即使当布线在焊盘下面通过时也能抑制强度退化的半导体器件结构。
当让布线在焊盘下面通过时，本发明通过实验和应力模拟发现，通过在有关布线的上表面上设置多个金属，在焊盘和有关布线之间的层间绝缘膜中产生裂纹的情况就被抑制了。该器件结构的实例在下面示出。
图23-图25示出实施例4的半导体器件焊盘的结构。图23是焊盘的顶视图，图24和图25示出分别沿图23的线A-A和线B-B所作的有关焊盘的截面图。在这些图中，同样的编号赋予具有如图2和图3所示的相同功能的组件。在此实例中，焊盘1是仅包含第一金属11的结构。第二下层布线层的原始布线14经由第一层间绝缘膜22和第二层间绝缘膜23形成在焊盘1的下部中。在此实施例中，将多条线条形状的第四金属16形成在焊盘1下部区域中布线14的上表面上。
使用在第二层间绝缘膜23上形成的第一下层布线层和第二下层布线层之间用于连接的通孔，形成第四金属16。由于第四金属16是分成多个的线条形状，不同于形成单一大口径的通孔的情况，故不容易在上表面上产生凹陷，而且容易形成。第四金属16的材料用通用通孔材料即可，例如，提到了钨(W)、铜、其合金等。
上述实验和模拟结果也示于图6。在有关实验和模拟中，实施例1的结构用作焊盘1，以便易于和实施例1进行比较。通过上述说明，为使说明容易，将第二下层布线说明为比第一下层布线低一层的布线层。但在将实施例4应用于实施例1的情况下，当第二下层布线是在第一下层布线下面的一层时，第三金属13和原始布线14会经由第四金属16电连接。所以，在这种情况下，第二下层布线必须是在第一下层布线下面两层或更多层的下层布线层。或者，可适当形成一绝缘层，以使第三金属13和第四金属16之间可以绝缘。
如图6所示，在实施例4而不是实施例1的半导体器件中，裂纹的产生可以被抑制，并获得良好的结果。其原因看来是因为加到焊盘1上的应力被分成多个的第四金属16所吸收。就是说，通过在焊盘1下部布线14的上表面上形成多个第四金属16，就可抑制在焊盘1下面的层间绝缘膜中发生裂纹的情况。所以，当将布线14定位在焊盘1下面以力求半导体器件的高集成度时，其强度的降低也可被抑制。
该实施例除实施例1外还适用于实施例2或实施例3的焊盘1。例如，应用于实施例3的实例示于图26。在此图中，虽然第二金属12的线条间距做成不同于第四金属16的线条间距，但它们可以是相同的间距。在同一图中，虽然第二金属12的长边方向和第四金属16的长边方向做成为同一方向，但它们可以是互相不同的方向。但是，至于第二金属12的长边方向，如用图7-图9说明的实施例1，最好将其定位成使其在平面图中垂直于接触第一金属11的探针的进入方向。
在上述说明中，虽然将第四金属16的形状做成线条形状，但并不限于此。例如，作为第四金属16，即使定位与原始通孔相同形状的多个小口径的金属，也可获得同样的效果。
(实施例5)实施例4的实验和应力模拟显示出通过在有关布线上表面上形成多个金属，甚至让布线在焊盘下通过时，裂纹的产生都可被抑制。在实施例5中，注意到此结果，这次通过将在焊盘下通过的布线本身分成多个，以求进一步提高半导体器件的强度。
图27和图28示出实施例5的半导体器件焊盘的结构。图27是焊盘的顶视图，图28是沿图27的线A-A所作的截面图。由于和图3相同，因此沿图27的线B-B所作的截面图被省略了。在图27和图28中，同样的编号赋予具有如图2和图3所示的相同功能的组件。作为焊盘1，应用实施例1的焊盘，如图27所示。与实施例1所示结构不同的是通过焊盘1底部的布线14被分成线条形状。
作为本发明人的实验和模拟的结果，在图27和图28的半导体器件中，在焊盘1处产生的应力被线形布线14吸收，而且裂纹的产生被抑制了，和实施例4相同。也就是说，已表明，通过定位有关布线14的强度下降可以通过将焊盘1下部的布线14分成多个线条的形状而被抑制。所以，可以作到高集成度，抑制半导体器件的强度退化。
此处，如上所述，从防止产生裂纹的角度来看，最好尽可能不让布线14在焊盘1下面通过。所以，在强度方面，在焊盘1下部中布线14的线条宽度较窄处的强度就高。当将布线14的线条宽度和间隔具体确定为使布线14在焊盘1下部中所占的百分比可在60％或更少时，就很有效。
该实施例也可适用于除实施例1外的实施例2-4的半导体器件。例如，应用于实施例4的实例示于图29。在此情况下，每个被分的布线14位于每个第四金属16下面。由于布线14这样可以在形成每个第四金属16的通孔形成的情况下用作蚀刻阻止层，第四金属16的形成精度得到改进。
在本发明中，虽然没有特别要求布线14通过焊盘1底部的应用，但当例如用它作为每个焊盘1所连接电路的电源(VCC)或地(GND)布线时，可最大程度地抑制半导体芯片面积的增加。例如，当使焊盘1沿半导体芯片3四个边的每个边排列时，如实施例1的图8所示，有益的是，将作为电原或地布线的布线14做成如图30的框形，并让其在每个焊盘1的下部通过。当在半导体芯片3上并排排列两行焊盘1时，如图9所示，有益的是，将作为电源或地布线的布线14做成对应于该行焊盘1的线条形状，并让其在有关焊盘1的下面通过，如图31所示。
虽然在图30和图31的实例中其结果是布线14的线条方向和焊盘1的排列方向一致，但在本发明中，任何方向都可作为布线14的线条方向。布线14不仅可以用作电源或地布线，而且可用作另一信号线。
(实施例6)如前所述，为了力求半导体器件的高集成度，需要还有效地使用焊盘下的区域。所以，在实施例6中，建议了有关本发明的焊盘下部结构的具体布局。
图32示出在实施例6的半导体器件中输入输出部分的电路图。实施例6的半导体器件设有输出缓冲器31、保护电路32以及输入缓冲器33，作为内部电路30和焊盘1之间的信号输入输出部分。就是说，内部电路30是连接到输出缓冲器31的输入端以及输入缓冲器33的输出端的电路。在有关内部电路30中，含有将信号输出到输出缓冲器31以及从输入缓冲器33输入信号的逻辑电路，以及将电源电压改变为用于有关逻辑电路的电平的电平移动器等。
输出缓冲器31是将信号从内部电路30输出到焊盘1的反相电路，它包括PMOS晶体管31p和NMOS晶体管31n。输入缓冲器33是将加到焊盘1上的信号输入到内部电路30的反相电路，它同样包括PMOS晶体管33p和NMOS晶体管33n。
保护电路32用于保护半导体器件不受加到焊盘1上的静电放电(ESD静电放电)的影响。保护电路32包括做成二极管连接的多个PMOS晶体管32p和NMOS晶体管32n。如图32所示，PMOS晶体管32p与输出缓冲器31的PMOS晶体管31p以及输入缓冲器33的PMOS晶体管33p并联。另一方面，NMOS晶体管32n与输出缓冲器31的NMOS晶体管31n以及输入缓冲器33的NMOS晶体管33n并联。当高于电源的电压或低于地的电压因ESD而加到焊盘1上时，电流就流入该保护电路32，从而防止高电压加载到输出缓冲器31或输入缓冲器33上。由于保护电路32的PMOS晶体管32p和NMOS晶体管32n需在瞬间流过大的电流，因此需使用较大的尺寸。
在图32中，为了简化说明，仅示出一块焊盘1，但半导体器件配有多个排列的焊盘1，例如，也是在本实施例中的图30或图31所示。每个输出缓冲器31、保护电路32以及输入缓冲器33形成为一块，每个焊盘一块。
图33-图45示出在实施例6的半导体器件中输入输出部分的结构图。图33-图43是它们中的有关输入输出部分的布线和通孔的布局图案，图44和图45是有关输入输出部分的截面图。以下使用这些图来说明实施例6的半导体器件的结构。
现说明图33-图43的布局图案和图44和图45的截面图的对应关系。图44和图45分别对应于沿图33-图43的布局图案中所示的线A-A和线B-B所取的截面。图33示出在图44和图45中所示的在半导体衬底90上形成的作用区以及在半导体衬底90上形成的多晶硅电极层的布局。同样，图34示出在最下层的层间绝缘膜91中第一通孔层的布局，图35示出在层间绝缘膜91上第一金属布线层的布局，图36示出在覆盖第一金属布线层的层间绝缘膜92中第二通孔层的布局，图37示出在层间绝缘膜92上第二金属布线层的布局，图38示出在覆盖第二金属布线层的层间绝缘膜93中第三通孔层的布局，图39示出在层间绝缘膜93上第三金属布线层的布局，图40示出在覆盖第三金属布线层的层间绝缘膜94中形成的第四通孔层的布局，图41示出在层间绝缘膜94上第四金属布线层的布局，图42示出在覆盖第四金属布线层的层间绝缘膜95中第五通孔层的布局，图43示出在层间绝缘膜95上第五金属布线层的布局，以及覆盖它的钝化膜96的开口83。虽然每个布局图案中的左手边部分是内部电路30的形成区，但为了简单起见，对该部分具体布局的说明在此省略。
通用的布线材料足以用作每个金属布线层的材料，作为实例，可提到铝、铜、它们的合金(例如Al-Si-Cu、Al-Cu等)等。通用的通孔材料足以用于每个通孔层，作为实例，可提到钨、铜、其合金等。
为了便于说明，对图33-图45每个图中的布线和通孔作有按其功能区分的阴影线。具体地说，它们被区分为5个节点电源节点、地(基准电位)节点、内部电路30的逻辑电路输出节点、输出缓冲器31的输出节点以及保护电路32的输出节点。在图33-图45中，同样的编号始终赋予同一组件。
形成图32所示的输出缓冲器31、保护电路32以及输入缓冲器33的每个晶体管31p-33p、31n-33n分别形成在由半导体衬底90上部中形成的隔离绝缘层40所规定的作用区中，如图33所示。
由于它们相互并联，因此输出缓冲器31的PMOS晶体管31p和保护电路32的PMOS晶体管32p形成在同一作用区中，如图33所示。保护电路32的PMOS晶体管32p需要增大形成面积，以便其尺寸可以变大。由于载流子迁移率低于NMOS晶体管，所以PMOS晶体管需要增大尺寸。结果，如图33所示，PMOS晶体管31p和32p形成于其中的作用区变得比NMOS晶体管31n和32n形成于其中的作用区要宽，并且在其上，将其形成为多个晶体管可以规则地位于一条线上。
另一方面，由于它们相互并联，因此输出缓冲器31的NMOS晶体管31n和保护电路32的NMOS晶体管32n形成在同一作用区中。通常，NMOS晶体管31n和32n的形成面积变成小于PMOS晶体管31p和32p的形成面积，如图33所示。NMOS晶体管31n和32n形成于其中的作用区上部也成为多个晶体管规则地位于一条线上的结构。
NMOS晶体管31n的栅电极51经由第一通孔层(图34)的通孔51c连接到第一金属布线层(图35)的布线59。PMOS晶体管31p的栅电极53经由第一通孔层的通孔53c连接到第一金属布线层的布线55。就是说，布线55和59是输出缓冲器31的输入线，并连接到内部电路30中的逻辑电路(未示出)。
PMOS晶体管31p和32p的源极区47和PMOS晶体管32p的栅电极54分别经由第一通孔层的通孔47c和通孔54c连接到第一金属布线层的布线62。有关布线62经由第二通孔层(图36)的通孔62c连接到第二金属布线层(图37)的布线67。在此实施例中，布线67是源线，例如，位于如图30所示框形中的芯片周围部分。除了有关布线67外，第三金属布线层(图39)的布线74也用作源线，以便它可有助于实现高容量的电源(二者经由第三通孔层(图38)的通孔67c互连)。如图37所示，有关布线67和74被分成多个线条形状。
NMOS晶体管31n和32n的源极区45和NMOS晶体管32n的栅电极52分别经由第一通孔层的通孔45c和通孔52c连接到第一金属布线层的布线60。有关布线60经由第二通孔层的通孔60c、第二金属布线层的布线65以及第三通孔层的通孔65c连接到布线72。在此实施例中，布线72是地线，例如，位于如图30所示框形中的芯片周围部分。除了布线72外，在此实例中，第四金属布线层(图41)的布线79也用作地线(二者经由第四通孔层(图40)的通孔72c互连)。
另一方面，输入缓冲器33的PMOS晶体管33p的源极区41经由第一通孔层的通孔41c、第一金属布线层的布线56、第二通孔层的通孔56c、第二金属布线层的布线63以及第三通孔层的通孔63c连接到第三金属布线层的布线70。在此实施例中，布线70是源线，例如，位于如图30所示框形中的芯片周围部分。除了有关布线70外，在此实例中，第四金属布线层的布线77也用作源线(二者经由第四通孔层的通孔70c互连)。
输入缓冲器33的NMOS晶体管33n的源极区43经由第一通孔层的通孔43c、第一金属布线层的布线57、第二通孔层的通孔57c、第二金属布线层的布线64以及第三通孔层的通孔64c连接到第三金属布线层的布线71。在此实施例中，布线71是地线，例如位于如图30所示框形中的芯片周围部分。除了有关布线71外，在此实例中，第四金属布线层的布线78也用作地线(二者经由第四通孔层的通孔71c互连)。
第三金属布线层的布线68和第四金属布线层的布线75(参阅图39-图41)是用于内部电路30的源线(二者经由第四通孔层的通孔68c互连)。第三金属布线层的布线69和第四金属布线层的布线76同样是用于内部电路30的地线(二者经第四通孔层的通孔69c互连)。
NMOS晶体管31n和32n的漏极区46、PMOS晶体管31p和32p的漏极区48以及输入缓冲器33的栅电极50，分别经由第一通孔层的通孔46c、通孔48c和通孔50c一起连接到第一金属布线层的布线61(公用布线)。有关布线61经由第二通孔层的通孔61c、第二金属布线层的布线66、第三通孔层的通孔66c、第三金属布线层的布线73、第四通孔层的通孔73c、第四金属布线层的布线80以及第五通孔层(图42)的通孔80c连接到第五金属布线层(图43)的布线82。有关布线82起焊盘1的作用。如图44和图45所示，半导体器件的上表面覆有钝化膜96，但该上表面暴露的开口83形成在作为焊盘1的布线82上。
有关焊盘1具有和实施例1相同的结构(参阅图1-图3)。就是说，在焊盘1中，在第五通孔层中形成的多个线条形的通孔81c如图42连接在第五金属布线层的布线82下面，且第四金属布线层的布线81如图41进一步连接在有关通孔81c的下面。就是说，和实施例1一样，焊盘1具有使用第五金属布线层即最上层布线层形成的布线82(第一金属)、连接在有关布线82下面的多个线条形的通孔81c(第二金属)、以及使用在第五金属布线层下面一层的第四金属布线层(第一下层布线层)形成的布线81。
所以，在此实施例中，通孔81c的宽度W和间隔D需要满足以下关系W≤D≤2×W(1)当做成这样并使对焊盘1施加应力的方向在平面图中接近垂直于通孔81c的长边方向时，如实施例1所述，在层间绝缘膜94和95中就很难产生裂纹。在这种情况下，最好将多个焊盘1整齐放置，并定位到通孔81c的长边方向。这样，就容易使从芯片外部进入的探针、焊头等接触，以使进入方向可以在平面图中垂直于通孔81c的长边方向。
第三金属布线层的布线74是通过焊盘1底部的源线，它被分成多个线条形状。就是说，该布线74相当于在实施例5中所示的“被分成线条形的第二下层布线层的布线”。就是说，有关布线74能够吸收在焊盘1处产生的应力。所以，可以作到高集成度，抑制通过让布线74在焊盘1下面通过而导致的半导体器件的强度退化。
由于焊盘1位于输出缓冲器31的上面，因此有关焊盘1和输出缓冲器31可通过一短布线路线连接，如图45。所以，焊盘1和输出缓冲器31之间的布线电阻和布线电容可被抑制到最小。这样，就抑制了输出缓冲器31驱动能力的损失，并获得电性能优异的输入输出电路。
此实施例的焊盘1是形成在输出缓冲器31的PMOS晶体管31p和32p以及保护电路32的上面，而不是形成在NMOS晶体管31n和32n的上面，如上述图33-图45所示。它并不形成在输入缓冲器33和内部电路30的上面。
如上所述，PMOS晶体管31p和32p形成于其中的作用区的面积比较宽，有关区域上部成为多个晶体管规则地位于一条线上的结构。所以，从外部施加的应力被均匀分布到PMOS晶体管31p和32p的整个形成面积上，并且很难将应力集中在一特定部分。所以，可以说，PMOS晶体管31p和32p具有高抗应力性。通常，当有源器件位于焊盘1的下面时，我们担心因在焊盘1处产生的应力而破坏有关元件。但在此实施例中，可以作到高集成度，将半导体器件的强度退化抑制到最小，因为具有优异抗应力性结构的PMOS晶体管31p和32p位于焊盘1的下面。
而且，在此实施例中，PMOS晶体管31p和32p的漏极区48、NMOS晶体管31n和32n的漏极区46以及焊盘1电连接到公用布线61，如图33-图45所示。在有关布线61中，与焊盘1的连接部分(通孔61c)在与漏极区48的连接部分(通孔48c)和与漏极区46的连接部分(通孔46c)之间。当通过这样排列使ESD进入焊盘1时，就防止了所加高压移向两个PMOS晶体管31p和32p或NMOS晶体管31n和32n之一，且电流流入保护电路32。所以，半导体器件的抗ESD性就会更高。
焊盘1的上表面暴露于钝化膜96的开口83，并在探测或焊接的情况下可对暴露部分进行物理访问。在此实施例中，实现用于电连接焊盘1的连接结构的通孔80c、布线80、通孔73c、通孔66c、布线66和通孔61c，以及输出缓冲器31和输入缓冲器33连接的布线61都位于偏离开口83的位置，如图45。就是说，有关连接结构是连接在覆有钝化膜96的边缘部分的下面，而不是暴露于开口83的焊盘1的中心部分。所以，就防止了在探测或焊接的情况下加到焊盘1上的应力被直接加到有关连接结构上，并获得了焊盘1与输出缓冲器31和输入缓冲器33之间的高连接可靠性。
在此实施例中，焊盘1形成在PMOS晶体管31p和32p的上面，而不是形成在NMOS晶体管31n和32n的上面。所以，焊盘1的边缘部分将不可避免地位于如图45所示接近PMOS晶体管31p和32p的作用区与NMOS晶体管31n和32n的作用区之间的区域上部。所以，很容易作到使与焊盘1的连接部分(通孔61c)位于布线61中与漏极区48的连接部分(通孔48c)和与漏极区46的连接部分(通孔46c)之间，而且使焊盘1和布线61之间的连接结构(通孔80c、布线80、通孔73c、通孔66c、布线66和通孔61c)位于覆有钝化膜96的边缘部分的下面。
虽然上述说明示出了将焊盘1形成在PMOS晶体管31p和32p的上面，而不是形成在NMOS晶体管31n和32n上面的结构，但相反，也可以做成将它形成在NMOS晶体管31n和32n的上面，而不是形成在PMOS晶体管31p和32p上面的结构。也就是，所需要的只是将焊盘1形成在PMOS晶体管31p和32p与NMOS晶体管31n和32n二者之一的上面。
如上所述，NMOS晶体管31n和32n的作用区上部也是多个晶体管规则地位于一条线上的结构。由于从外部施加的应力被均匀分布在NMOS晶体管31n和32n的整个形成面积上，因此抗应力性很高。所以，也当NMOS晶体管31n和32n位于焊盘1的下面时，半导体器件的强度退化可被抑制到最小。但是，对于NMOS晶体管31n和32n来说，由于载流子迁移率比PMOS晶体管31p和32p要高，因此其形成面积就变小，如图33。因此，在PMOS晶体管31p和32p上形成的方法可增大面积，并且焊盘1具有能易于进行探测和焊接的优点。
虽然该实施例示出的实例中作为源线的第二金属布线层的布线67和第三金属布线层的布线74都被分成如图37和图39的多个线条形，如图46所示，例如，被分成多个的每个布线67可被部分连接(布线74也一样)。在这种情况下，由于防止了用于被分成多个的每条源线的电位变化，因此本发明的半导体器件的工作可靠性得以改进。
在说明此实施例中，虽然示出的是半导体器件具有五层金属布线层的结构，但本发明的应用不限于此，并可以应用到具有四层或更少层或者具有六层或更多层的金属布线层的半导体元件。
(实施例7)图47-图59示出了实施例7的半导体器件输入输出部分的结构图。图47-图57是有关输入输出部分的布线和通孔的布局图案，分别对应于实施例6的图33-图43。图58和图59是有关输入输出部分的截面图，分别对应于实施例6的图44和图45。图58和图59分别对应于沿图33-图43布局图案中所示线A-A和线B-B作的截面图。
在图47-图59中，同样的编号赋予具有如图33-图45中所示的相同功能的组件。在图47-图59和图33-图45中，只是布线和通孔的排列不同，而相互的电连接关系相同。就是说，在图47-图59所示结构的等效电路和图32相同。所以，在以下，省略了每个布线和通孔的连接关系的详细说明，仅说明了实施例7的特征部分。
在前一实施例6中，示出了焊盘1形成在输出缓冲器31的PMOS晶体管31p和32p与NMOS晶体管31n和32n二者之一和保护电路32上面的结构。但在此实施例中，如图59所示，焊盘1形成为可跨在PMOS晶体管31p和32p以及NMOS晶体管31n和32n之上。在此实施例中，焊盘1不形成在输入缓冲器33和内部电路30之上。
由于PMOS晶体管31p和32p以及NMOS晶体管31n和32n的作用区上部是多个晶体管规则地位于一条线上的结构，如上所述，因此抗应力性很高。所以，当将PMOS晶体管31p和32p以及NMOS晶体管31n和32n定位在焊盘1下时，就可作到高集成度，将半导体器件的强度下降像此实施例一样抑制到最小。
当焊盘1位于输出缓冲器31的上面时，焊盘1和输出缓冲器31可通过一短布线路线连接，如图59。所以，就抑制了输出缓冲器31驱动能力的损失，并获得了电性能优异的输入输出电路。
在此实施例中，焊盘1可形成为可跨在PMOS晶体管31p和32p以及NMOS晶体管31n和32n之上，且焊盘1的面积可以作得比实施例6更大。这样，就获得了容易对有关焊盘1进行探测和焊接的效果。
用于将焊盘1电连接到输出缓冲器31和输入缓冲器33所连接的布线61的连接结构(通孔80c、布线80、通孔73c、通孔66c、布线66和通孔61c)都位于偏离钝化膜96的开口83的位置，如图59。所以，就防止了在探测或焊接的情况下加到焊盘1上的应力被直接加到有关连接结构上，并获得了焊盘1与输出缓冲器31和输入缓冲器33之间的高连接可靠性。
由于焊盘1具有和实施例1相同的结构(参阅图1-图3)，因此最好将通孔81c的宽度W和间隔D做成满足上面提到的公式(1)的关系。在这种情况下，当使对焊盘1施加应力的方向在平面图中接近垂直于通孔81c的长边方向时，在层间绝缘膜94和95中就很难产生裂纹。最好将多个焊盘1整齐放置，并定位到通孔81c的长边方向。这样，就容易使从芯片外部进入的探针、焊头等接触，以使进入方向可在平面图中垂直于通孔81c的长边方向。
由于具有增大的焊盘1，因此不仅作为源线的布线74而且布线72也将沿实施例7的有关焊盘1的底部通过。在此实施例中，布线74和布线72分别被分成如图53的多个线条形状。就是说，布线72和74相当于在实施例5中所示的“被分成线条形的第二下层布线层的布线”。就是说，有关布线72和74能够吸收在焊盘1处产生的应力。所以，就抑制了通过让布线74和布线72在有关焊盘1底部通过而导致的半导体器件的强度退化。
(实施例8)图60-图64示出实施例8的半导体器件的输入输出部分结构的布局图案，分别对应于实施例7中所示的图53-图57。就是说，图60-图64分别示出半导体器件输入输出部分的第三金属布线层、第四通孔层、第四金属布线层、第五通孔层以及第五金属布线层的布局。由于作用区和多晶硅电极层、第一通孔层、第一金属布线层、第二通孔层、第二金属布线层以及第三通孔层的布局和实施例7的图47-图52所示的相同，因此其说明在此省略。而且在图60-图64中，同样的编号赋予具有与在实施例6中图33-图45所示相同功能的组件。
仅是布线和通孔的布局不同，而相互电连接关系在图60-图64与图53-图57中相同。就是说，该实施例的输入输出部分的等效电路和图32相同。所以，在以下，省略了每个布线和通孔的连接关系的详细说明，仅说明了实施例8的特征部分。
在此实施例中，焊盘1做成比实施例7的更大，它形成为可跨在输出缓冲器31、保护电路32和输入缓冲器33的上部以及部分内部电路30的上部。即，如图62-图64，使形成焊盘1的第四金属布线层的布线81、第五通孔层的通孔81c以及第五金属布线层的布线82分别延伸和存在于输出缓冲器31、保护电路32、输入缓冲器33以及部分内部电路30之上。
由于焊盘1具有和实施例1相同的结构(参阅图1-图3)，因此最好将通孔81c的宽度W和间隔D做成满足上述公式(1)的关系。在这种情况下，当使对焊盘1施加应力的方向在平面图中接近垂直于通孔81c的长边方向时，在层间绝缘膜94和95中就很难产生裂纹。而且，最好将多个焊盘1整齐放置，并定位到通孔81c的长边方向。这样，就容易使从芯片外部进入的探针、焊头等接触，以使进入方向可在平面图中垂直于通孔81c的长边方向。
如图60-图62，第三金属布线层的布线68(用作内部电路30的源线)、布线69(用作内部电路30的地线)、布线70和74(电源线)以及布线71和72(地线)都在焊盘1的下面通过。在此实施例中，这些布线68-72以及74都分别被分成多个线条的形状，并用作在实施例5所示的“分成线条形的第二下层布线层的布线”。就是说，布线68-72和74可吸收在焊盘1处产生的应力，并可抑制裂纹的产生。
因此，按照此实施例，焊盘1的面积可以增大，保持半导体器件的抗应力性。当焊盘1的面积变大时，就可获得容易对有关焊盘1进行探测和焊接的效果。
如图65所示，可以使用该图，将焊盘1的上表面分成用于进行探测的区域(探测区)，以及用于进行引线焊接的区域(焊接区)。
近年来，为了有助于半导体模块的微型化，用于焊接的引线正在日益变细。所以，当焊盘的上表面由于探测以及进行焊接引线而被损坏时，就容易产生连接失效。当焊盘1的面积可以如该实施例被增大，且探测区和焊接区可被分开时，即使是在探测之后，焊接区的上表面也不受损害，并可安全地进行引线焊接。
在单独规定焊盘1上表面上的探测区和焊接区时，最好将焊接区做在半导体芯片的外侧。其原因可用图66来说明。例如，当在半导体芯片内部焊接引线时，如图66(a)，引线很容易接触半导体芯片的边缘。当略微加长引线时，就可防止接触，但不利于半导体模块的微型化。当将引线焊接到半导体芯片的外侧时，如图66(b)，不加长引线就可防止有关引线和半导体芯片边缘的接触。
虽然已对本发明作了详细说明，但上述说明在所有方面都是示范性的，本发明不并局限于此。在不背离本发明范围的前提下，可以设想未举例说明的无数改动。
权利要求
1.一种具有多个焊盘的半导体器件，每个焊盘具有使用最上层布线层形成的第一金属，以及多个各具有线条形状、排列在第一金属下面并与所涉及的第一金属连接的第二金属，其中所述焊盘整齐放置并定位到具有线条形状的第二金属的长边方向。
2.如权利要求1所述的半导体器件，其中在第二金属底部宽度W和间隔D满足关系式W≤D≤2×W。
3.如权利要求1所述的半导体器件，其中第二金属嵌入在第一金属下面的绝缘层中，且上部在所涉及的所述绝缘层中相互连接。
4.如权利要求1所述的半导体器件，还包括在所述最上层布线层下面一层的第一下层布线层；其中所述焊盘还具有第三金属，第三金属排列在第二金属下面，与所涉及的第二金属连接，并使用第一下层布线层形成。
5.如权利要求1所述的半导体器件，还包括在所述最上层布线层下面一层的第一下层布线层；其中所述焊盘还具有蚀刻阻止层，所述蚀刻阻止层排列在第二金属下面，并使用第一下层布线层前表面的阻挡层金属形成。
6.如权利要求1所述的半导体器件，还包括在所述焊盘下的第二下层布线层；以及预定形状的多个第四金属，它们排列在所述焊盘下部的区域中由第二下层布线层的布线上面，并连接到所涉及的所述布线。
7.如权利要求6所述的半导体器件，其中在所述焊盘下部的区域中，由第二下层布线层的所述布线被分成多个线条的形状。
8.如权利要求1所述的半导体器件，还包括在所述焊盘下的第二下层布线层；其中在所述焊盘下部的区域中，由第二下层布线层的布线被分成多个线条的形状。
9.一种具有焊盘的半导体器件，所述焊盘具有使用最上层布线层形成的第一金属，以及多个各具有线条形状、排列在第一金属下面并与所涉及的第一金属连接的第二金属，其中第二金属嵌入在第一金属下面的绝缘层中，且上部在所涉及的所述绝缘层中相互连接。
10.如权利要求9所述的半导体器件，其中在第二金属底部宽度W和间隔D满足关系式W≤D≤2×W。
11.如权利要求9所述的半导体器件，还包括在所述最上层布线层下面一层的第一下层布线层；其中所述焊盘还具有第三金属，第三金属排列在第二金属下面，与所涉及的第二金属连接，并使用第一下层布线层形成。
12.如权利要求9所述的半导体器件，还包括在所述最上层布线层下面一层的第一下层布线层；其中所述焊盘还具有蚀刻阻止层，所述蚀刻阻止层排列在第二金属下面，并使用第一下层布线层前表面的阻挡层金属形成。
13.如权利要求9所述的半导体器件，还包括在所述焊盘下的第二下层布线层；以及预定形状的多个第四金属，它们排列在所述焊盘下部的区域中由第二下层布线层的布线上面，并连接到所涉及的所述布线。
14.如权利要求13所述的半导体器件，其中在所述焊盘下部的区域中由第二下层布线层的所述布线被分成多个线条的形状。
15.如权利要求9所述的半导体器件，还包括在所述焊盘下的第二下层布线层；其中在所述焊盘下部的区域中，由第二下层布线层的布线被分成多个线条的形状。
16.一种具有焊盘的半导体器件，所述焊盘具有使用最上层布线层形成的第一金属，以及多个各具有线条形状、排列在第一金属下面并与所涉及的第一金属连接的第二金属，其中所涉及的所述半导体器件具有在所述最上层布线层下面一层的第一下层布线层；以及所述焊盘具有蚀刻阻止层，所述蚀刻阻止层排列在第二金属下面，并使用第一下层布线层前表面的阻挡层金属形成。
17.如权利要求16所述的半导体器件，其中在第二金属底部宽度W和间隔D满足关系式W≤D≤2×W。
18.如权利要求16所述的半导体器件，还包括在所述焊盘下的第二下层布线层；以及预定形状的多个第四金属，它们排列在所述焊盘下部的区域中由第二下层布线层的布线上面，并连接到所涉及的所述布线。
19.如权利要求18所述的半导体器件，其中在所述焊盘下部的区域中，由第二下层布线层的布线被分成多个线条的形状。
20.如权利要求16所述的半导体器件，还包括在所述焊盘下的第二下层布线层；其中在所述焊盘下部的区域中，由第二下层布线层的布线被分成多个线条的形状。
21.一种半导体器件，包括焊盘；沿所述焊盘下部通过的布线；以及在所述焊盘下部区域中所述布线上面的预定形状的多个金属。
22.如权利要求21所述的半导体器件，其中在所述焊盘下部的区域中，所述布线被分成多个线条的形状。
23.一种半导体器件，包括焊盘；输出缓冲器，其将信号输出到所述焊盘；输入缓冲器，其中输入了施加到所述焊盘的信号；以及内部电路，其连接到所述输出缓冲器的输入侧以及所述输入缓冲器的输出侧；其中所述焊盘形成在所述输出缓冲器上面，而不形成在所述输入缓冲器和所述内部电路上面。
24.如权利要求23所述的半导体器件，其中所述输出缓冲器包括PMOS晶体管和NMOS晶体管；以及所述焊盘形成在所述PMOS晶体管和所述NMOS晶体管中的一个晶体管上面，而不形成在另一个晶体管上面。
25.如权利要求24所述的半导体器件，其中所述一个晶体管是所述PMOS晶体管，所述另一个晶体管是所述NMOS晶体管。
26.如权利要求24所述的半导体器件，其中所述焊盘、所述PMOS晶体管的漏极以及所述NMOS晶体管的漏极电连接到公用布线，并且在所述公用布线中，与所述焊盘的连接部分是在与所述PMOS晶体管漏极的连接部分和与所述NMOS晶体管漏极的连接部分之间。
27.如权利要求23所述的半导体器件，其中所述输出缓冲器包括PMOS晶体管和NMOS晶体管，且所述焊盘形成为延伸在所述输出缓冲器的所述PMOS晶体管和所述NMOS晶体管的上部之上。
28.如权利要求23所述的半导体器件，其中所述焊盘具有使用最上层布线层形成的第一金属，以及多个各具有线条形状、排列在第一金属下面并与所涉及的第一金属连接的第二金属。
29.如权利要求28所述的半导体器件，还包括多个所述焊盘；其中所述焊盘被排列和定位到具有线条形状的第二金属的长边方向。
30.如权利要求28所述的半导体器件，其中在第二金属底部宽度W和间隔D满足关系式W≤D≤2×W。
31.如权利要求23所述的半导体器件，其中被分成多个线条形状的布线形成在所述焊盘下部的区域中。
32.一种半导体器件，包括焊盘；输出缓冲器，其将信号输出到所述焊盘；输入缓冲器，其中输入了施加到所述焊盘的信号；以及内部电路，其连接到所述输出缓冲器的输入侧以及所述输入缓冲器的输出侧；其中所述焊盘形成为延伸在所述输出缓冲器和所述输入缓冲器的上部以及部分所述内部电路的上部之上。
33.如权利要求32所述的半导体器件，其中所述焊盘包括使用最上层布线层形成的第一金属，以及多个各具有线条形状、排列在第一金属下面并与所涉及的第一金属连接的第二金属。
34.如权利要求33所述的半导体器件，还包括多个所述焊盘；其中所述焊盘被排列并定位到具有线条形状的第二金属的长边方向。
35.如权利要求33所述的半导体器件，其中在第二金属底部宽度W和间隔D满足关系式W≤D≤2×W。
36.如权利要求32所述的半导体器件，其中被分成线条形状的多个布线形成在所述焊盘下部的区域中。
全文摘要
一种半导体器件，其中抗焊盘中所产生应力的强度被提高了。提供有多个焊盘(1)。在每个焊盘(1)中，在使用最上层形成的第一金属(11)下提供有多个线条状第二金属(12)。这样，为提高抗焊盘中所产生应力的强度，将焊盘(1)沿第二金属(12)的纵向排列。亦即将焊盘(1)排列成使第二金属(12)的纵向(L1)和焊盘(1)的排列方向(L2)在同一方向。
文档编号H01L23/485GK1947231SQ200580012550
公开日2007年4月11日 申请日期2005年2月22日 优先权日2004年2月26日
发明者神崎照明, 出口善宣, 三木一伸 申请人:株式会社瑞萨科技