专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种应用于具有用硫属化物等相变材料形成的相变存储单元的半导体集成电路器件有效的技术。
背景技术：
在以移动电话为代表的移动设备中，广泛使用了DRAM、SRAM、FLASH存储器等半导体存储器。DRAM的容量大，但存取速度慢。而SRAM速度快，但由于平均1个单元需要多达4至6个晶体管而难以高度集成化，因此不适于做大容量存储器。另外，DRAM和SRAM为了保持数据，需要持续通电。也就是其为易失性。另一方面，FLASH存储器是非易失性的，因而不需要用于保持电存储的通电，但缺点是重写、擦除次数仅为有限的105次左右，重写与其它存储器相比要慢几个数量级。这样，各种存储器有其优点和缺点，目前，要根据其特征灵活运用。
如果能实现兼具DRAM、SRAM、FLASH存储器各自的优点的通用存储器，就能够将多个存储器集成在1个芯片上，能谋求移动电话、各种移动设备的小型高性能化。另外，如果能够替换所有的半导体存储器，则影响是极大的。作为通用存储器所要求的，可列举出如下几项(1)与DRAM同等程度的高度集成化(大容量化)；(2)与SRAM同等程度的高速存取(写入/读取)；(3)与FLASH存储器相同的非易失性；(4)可用小型电池驱动的低功耗。
在被称为通用存储器的新一代非易失性存储器中，现在最受瞩目的是相变存储器。相变存储器，使用在CD-RW、DVD中使用的硫属化物材料，同样地以晶态和非晶态的差别来存储数据。区别在于写入/读取的方法，CD-RW、DVD利用激光，而相变存储器用电流产生的焦耳热进行写入，根据由相变产生的电阻值的变化来读出值。
用图2说明相变存储器的动作原理。使硫属化物材料非晶化时，施加将硫属化物材料的温度加热到熔点以上后骤冷这样的复位脉冲。熔点例如是600℃。骤冷时间(t1)例如是2nsec。使硫属化物材料结晶时，施加将硫属化物材料的温度保持在结晶温度以上熔点以下这样的置位脉冲。结晶温度例如是400℃。结晶所需时间(t2)例如是50nsec。
相变存储器的优点是硫属化物材料的电阻值根据结晶状态变化2～3个数量级，因为使用该阻值作为信号，所以读取信号大，读出动作容易，因而读取速度快。而且，具有能够重写1012次等的弥补FLASH存储器缺点的性能。另外，具有能以低电压、低功耗动作，易于与逻辑电路混装等优点，适于移动设备使用。
使用图3至图5简单说明相变存储单元的制造工序的一个例子。首先，用公知的制造方法在半导体衬底上形成选择晶体管(未图示)。选择晶体管，例如由MOS晶体管、双极晶体管构成。接着，使用公知的制造方法，淀积例如由硅氧化物膜构成的层间绝缘膜1，在层间绝缘膜1内形成例如由钨构成的插塞2。该插塞有电连接下部的选择晶体管和上部的相变材料层的作用。接着，依次淀积例如由GeSbTe构成的硫属化物材料层3、例如由钨构成的上部电极4、例如由硅氧化物膜构成的硬掩模5，此时如图3所示。
接着，用公知的光刻法和干蚀刻法，加工硬掩模5、上部电极4、硫属化物材料层3，此时如图4所示。
接着，淀积层间绝缘膜6，此时如图5所示。
然后，在层间绝缘膜6的上部形成与上部电极4电连接的布线层，进一步在其上部形成多个布线层，完成相变存储器(未图示)。
专利文献1日本特开2003-174144号公报专利文献2日本特开2003-229537号公报
发明内容
制造相变存储器上的问题是硫属化物材料的接合性和热稳定性差。以下，依次说明由这2个问题产生的课题。
第1个课题，硫属化物材料的接合性差，因此在制造工序中容易剥离。如上所述，相变存储器的动作中，硫属化物材料被加热到熔点以上，因此需要对与硫属化物材料接触的插塞和上部电极使用高熔点金属。作为已在半导体集成电路器件中使用的高熔点金属，例如可列举出钨。但是，发明者们发现，因为硫属化物材料与钨等高熔点金属的接合性差，所以在其与插塞、上部电极的界面上容易剥离。并且，硫属化物材料因为与硅氧化物膜的接合性也差，所以在其与层间绝缘膜的界面上也容易剥离。
当使用由图3至图5所说明的制造工序时，发现硫属化物材料的上部界面和下部界面接合性低。因此，需要提高硫属化物材料的接合性的方法。
第2个课题，因为硫属化物材料的热稳定性低，所以在制造工序中容易升华。图6A～C表示GeSbTe膜的升温脱离气相色谱分析的结果。分析在10-7Pa左右的超高真空中进行。当加热GeSbTe膜时，发现在300℃左右Ge、Sb、Te同时升华。将加热到500℃的试样冷却至室温取出时，GeSbTe膜完全消失了。这样，硫属化物材料的热稳定性极差。从在CD-ROM、DVD的制造工序中以耐热性差的聚碳酸脂(polycarbonate)为衬底这一情况可知，因为没有在高温下加热的工序，所以硫属化物材料的热稳定性不成为问题。但是，当在需要至少加热至400℃以上的布线工序的半导体集成电路器件中采用硫属化物材料时必须注意。图7表示关于GeSbTe膜的升华的温度-压力曲线。使对GeSbTe膜进行热处理的温度和压力变化，用白圆点表示GeSbTe膜不升华的条件，用黑圆点表示升华的条件。可知GeSbTe膜压力越低越在低温下升华。在半导体集成电路器件的制造工序中，例如在化学气相生长法中使用的条件是压力为10-1～103pa左右，温度为400～700℃左右。
由图7可知，GeSbTe膜在该条件下直接暴露就会升华。
当使用由图3至图5所说明的工序时，层间绝缘膜6因为需要使用阶梯覆盖性优良的化学气相生长法形成，所以硫属化物材料层3有从侧壁升华的可能。因此，需要即便硫属化物材料的一部分露出也能保持热稳定性的方法。
上述目的能由如下半导体存储器件实现，该半导体器件包括半导体衬底、在半导体衬底的主面形成的选择晶体管、设置在选择晶体管之上的层间绝缘膜、与选择晶体管电连接且贯穿层间绝缘膜地设置的插塞、连接插塞并在层间绝缘膜之上延伸地设置的相变材料层、以及在相变材料层之上设置的上部电极，在相变材料层的下面和层间绝缘膜和插塞的上面之间具有接合层。
或者能由具如下半导体存储器件实现，该半导体器件包括半导体衬底、在半导体衬底的主面形成的选择晶体管、设置在选择晶体管之上的层间绝缘膜、贯穿其层间绝缘膜地设置的与选择晶体管电连接的插塞、一部分连接插塞地设置在层间绝缘膜之上的相变材料层、以及设置在该相变材料层之上的上部电极，在相变材料层的至少侧壁形成含有硅氮化物的保护膜。
简单说明由本发明公开的发明中的代表性内容得到的效果如下。
通过在硫属化物材料层的上部和下部形成接合层，能抑制制造工序中的剥离。另外，通过在硫属化物材料层的侧壁形成保护膜，能抑制制造工序中的升华。
其结果能抑制在相变存储器的制造工序中引起的电特性不均匀和可靠性变差。
图1是本发明的相变存储单元的剖视图。
图2是表示用于改变硫属化物的相状态的电流脉冲规格的图。
图3是现有技术的相变存储单元制造工序的剖视图。
图4是现有技术的相变存储单元制造工序的剖视图。
图5是现有技术的相变存储单元制造工序的剖视图。
图6A是表示GeSbTe膜的升温脱离的气相色谱分析结果的图。
图6B是表示GeSbTe膜的升温脱离的气相色谱分析结果的图。
图6C是表示GeSbTe膜的升温脱离的气相色谱分析结果的图。
图7是关于GeSbTe膜的升华的温度-压力曲线。
图8是表示基于划痕试验的剥离临界载重的比较的图。
图9A是说明接合层对GeSbTe膜的温度-电阻特性的影响的图。
图9B是说明接合层对GeSbTe膜的温度-电阻特性的影响的图。
图10是本发明的相变存储单元的剖视图。
图11是本发明的相变存储单元的剖视图。
图12是实施例1的相变存储单元的剖视图。
图13是实施例2的相变存储单元的剖视图。
图14是实施例3的相变存储单元的剖视图。
图15是实施例3的相变存储单元的剖视图。
具体实施例方式
本发明的第1方法是为提高硫属化物材料的接合性，在硫属化物材料层的上部和下部形成接合层。
首先，说明接合层的效果。在SiO2膜上形成膜厚100nm的GeSbTe膜，通过划痕试验比较了剥离强度。划痕试验是由压头针对试样施加垂直方向的载重的同时划薄膜表面，测量剥离发生时的载重(剥离临界载重)，剥离临界载重越大，剥离强度越高。图8表示测量结果。可知当不插入接合层时剥离强度极弱，即使插入W作为接合层，剥离强度也不提高。这证明硫属化物材料和高熔点金属的接合性差。另一方面，当插入Al类材料时剥离强度增大至7～9倍，插入Ti类材料时剥离强度增大至10～15倍。
该结果显示插入接合层对硫属化物材料的接合性的提高是有效的。由图8可知，作为接合层与Al系材料相比优选Ti系材料，另外接合性按氧化物、氮化物、金属单体的顺序提高。
用图1说明使用了本发明的制造工序的一个例子。用与以往的技术相同的方法形成层间绝缘膜1和插塞2。接着，依次淀积例如由钛构成的接合层7，例如由GeSbTe构成的硫属化物材料层3，例如由钛构成的接合层8，例如由钨构成的上部电极4，例如由硅氧化物膜构成的硬掩模5。接着，由公知的光刻法和干蚀刻法加工硬掩模5、上部电极4、接合层8、硫属化物材料层3、接合层7。接着，淀积层间绝缘膜6，此时如图1所示。
根据该方法，在硫属化物材料层的上部和下部形成接合层，所以剥离强度变高，能抑制制造工序中的剥离。
这里说明了在硫属化物材料层的上部和下部形成接合层的方法，但也可以仅在硫属化物材料层的上部或下部形成接合层。
这里说明接合层优选的膜厚。图9A、B表示GeSbTe膜的温度-电阻值特性。图9A是未插入接合层的情况。加热非晶质的GeSbTe膜，在120～130℃左右结晶，电阻值急剧下降。可知在加热至200℃左右后冷却，电阻变化5个数量级以上。因为在相变存储器中使用电阻值作为信号，所以非晶质和结晶的电阻值的差越大越好。另一方面，图9B是插入2.5nm的钛作为接合层的情况。即使在非晶质状态下电阻值也较低，即便加热至200℃左右使其结晶后冷却，电阻值的变化也较小。这可以认为是接合层的钛在GeSbTe膜中扩散了的缘故。该结果显示接合层的膜厚越厚，给相变存储器的特性带来恶劣影响的可能性越大。
对于大多数接合层的材料来说，为了使其作为相变存储器进行动作，接合层的膜厚最好在5nm以下，并且为了使结晶-非晶质间的电阻比变大，接合层的膜厚最好在2nm以下。
接着，说明接合层优选的材质。用于使硫属化物材料发生相变的电流(置位脉冲和复位脉冲)经由选择晶体管由插塞提供。为了在硫属化物材料高效率的流过电流，硫属化物材料层和插塞的界面的接合层最好具有导电性。同样地，硫属化物材料层和上部电极的界面的接合层最好具有导电性。
另外，使硫属化物材料发生相变的区域越小，越能减小重写需要的电流。也就是，为了实现低功耗，需要插塞以外的区域是绝缘性的，硫属化物材料层和层间绝缘膜的界面的接合层最好是绝缘性的。
图10表示使用了理想的接合层材料的情况的剖视图。分别在硫属化物材料层3和插塞2的界面形成导电性接合层9，在硫属化物材料层3和层间绝缘膜1的界面形成绝缘性接合层10，在硫属化物材料层3和上部电极4的界面形成导电性接合层11。
作为导电性接合层，可列举出例如Ti膜、Al膜、Ta膜、Si膜、Ti氮化物膜、Al氮化物膜、Ta氮化物膜、W氮化物膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl氮化物膜、TaSi氮化物膜、TiSi氮化物膜、WSi氮化物膜。另外，利用硫属化物材料中含有的Te容易与Ti和Al反应的特点，可以使用Ti与Te的化合物或Al与Te的化合物作为导电性接合层。作为绝缘性接合层列举出例如Ti氧化物膜、Al氧化物膜、Ta氧化物膜、Nb氧化物膜、V氧化物膜、Cr氧化物膜、W氧化物膜、Zr氧化物膜、Hf氧化物膜、Si氮化物膜。
另外，硫属化物材料层和层间绝缘膜的界面的接合层即便不是绝缘性的，只要不电连接，就能减小使硫属化物材料发生相变的区域。例如，可以使用形成为岛状(不连续)的导电性接合层。根据上述方法，能够使用相同的材料同时形成硫属化物材料层与插塞的界面的接合层、和硫属化物材料层与层间绝缘膜的界面的接合层。对于大多数接合层的材料来说，为了形成岛状(不连续)的接合层，优选其膜厚为2nm以下，并且为了增大电学上的非连续性，接合层的膜厚优选为1nm以下。例如，能够例示膜厚0.5nm的钛。
另外，为了改善硫属化物材料和电介质之间的接合性而使用接合性的方法，例如在专利文献1中有所记载。本发明需要对插塞和上部电极使用钨等高熔点金属，发现在这种情况下硫属化物材料层在插塞和上部电极的界面容易剥离，本发明提供解决该问题的方法。另一方面，上述公知例子公开的是仅在硫属化物材料和层间绝缘膜(电介质)的界面插入接合层的方法，这与本发明的方法明显不同。
本发明的第2方法是为了保持硫属化物材料的热稳定性而在硫属化物材料层的侧壁形成保护层。
图11说明使用了本发明的制造工序的一个例子。用与以往技术相同的方法形成层间绝缘膜1和插塞2。接着，依次淀积例如由GeSbTe构成的硫属化物材料层3、例如由钨构成的上部电极4、例如由硅氧化物膜构成的硬掩模5。接着，由公知的光刻法和干蚀刻法加工硬掩模、上部电极4、硫属化物材料层3。接着，淀积例如由硅氮化物膜构成的侧壁保护膜12。接着，淀积层间绝缘膜6，此时如图11所示。
根据该方法，用保护膜完全覆盖由干蚀刻加工的硫属化物材料层的侧壁，因此能够在形成层间绝缘膜的工序中抑制硫属化物材料升华。
这里，说明侧壁保护膜优选的形成条件。如用图7说明的那样，硫属化物材料暴露在高温、低压的条件下会升华。因此，侧壁保护膜需要在低温、高压的条件也就是图7的左上方的条件下形成。特别地，处理温度的低温化对抑制硫属化物材料的升华是有效的。对于大多数硫属化物材料来说，能够例示例如压力为0.1Pa以上，温度为450℃以下的条件。
接着，说明侧壁保护膜优选的材质。侧壁保护膜因为需要用低温形成，所以可使用等离子体CVD等成膜方法。作为侧壁保护膜例如使用硅氧化物膜，硫属化物材料的侧壁暴露在由等离子体活化的氧中。这种情况，硫属化物材料容易被氧化，所以有可能造成硫属化物材料的一部分被氧化而特性恶化。因此，作为侧壁保护膜能够用阶梯覆盖性优良的CVD法形成，并且最好使用相对于硫属化物材料为非活性的硅氮化物膜。
另外，例如在专利文献2中记载了关于在硫属化物材料的侧壁形成保护膜来抑制升华的方法，但在使用氧化膜作为保护膜这一点上与本发明不同。
以下，基于附图详细说明本发明的实施例。另外，在用于说明实施例的所有附图中，对具有相同功能的部件标记相同的标号，省略对其的重复说明。
实施例1用图12说明本发明的实施例1。这是在硫属化物材料层的上部和下部形成了导电性接合层的例子。
首先，准备半导体衬底101，制作作为选择晶体管使用的MOS晶体管。为此，首先在半导体衬底101的表面用公知的选择氧化法或浅沟分离法形成用于分离MOS晶体管的元件间分离氧化膜102。在本实施方式中，使用了能平坦表面的浅沟分离法。首先，用公知的干蚀刻法在衬底上形成分离沟，消除沟侧壁和底面的由干蚀刻引起的损伤后，用公知的CVD法淀积氧化膜，用公知的CMP法有选择地研磨位于非沟部分的氧化膜，仅存留埋入沟内的元件间的分离氧化膜102。
接着，虽然未在图中画出，但通过高能量杂质注入形成不同的两种导电型的阱。
接着，洗净半导体衬底的表面之后，使用公知的热氧化法使MOS晶体管的栅极氧化膜103生长。在该栅极氧化膜103的表面淀积由多晶硅构成的栅极电极104和硅氮化物膜105。接着，由光刻工序和干蚀刻工序加工栅极之后，以栅极电极和寄存器为掩模注入杂质，形成扩散层106。在本实施方式中使用了多晶硅栅极，但作为低电阻栅极也可以使用金属/势垒金属(barrier metal)/多晶硅的层叠结构的多金属栅极(polymetal gate)。
接着，为了应用自对准接触，用CVD法淀积硅氮化物膜107。
接着，在整个表面淀积由硅氧化物膜构成的层间绝缘膜108，使用公知的CMP法使栅极电极造成的表面凹凸平坦。接着，由光刻工序和干蚀刻工序开口插塞接触孔。此时，为了避免栅极电极露出，在所谓自对准的条件即相对于硅氮化物膜优先选择硅氧化物膜的条件下加工层间绝缘膜108。
另外，作为插塞接触孔相对于扩散层106偏移的对策，能使用如下工序首先，通过在相对于硅氮化物膜优先选择硅氧化物膜的条件下干蚀刻层间绝缘膜108，存留扩散层106的上面的硅氮化物膜，接着通过在相对于硅氧化物膜优先选择硅氮化物膜的条件下进行干蚀刻，除去扩散层106的上面的硅氮化物膜。
接着，在插塞接触孔内埋入钨，用公知的CMP法形成钨插塞109。
接着，用溅射法淀积膜厚100nm的钨，由光刻工序和干蚀刻工序加工钨，形成第一布线层110A和110B。接着，在整个表面淀积由硅氧化物膜构成的层间绝缘膜111，使用公知的CMP法使第一布线层造成的表面凹凸平坦。接着，由光刻工序和干蚀刻工序开口插塞接触孔。接着，在插塞接触孔内埋入钨，用公知的CMP法形成钨插塞112。
接着，使用公知的溅射法依次淀积膜厚1nm的由钛构成的导电性接合层113、膜厚100nm的由GeSbTe构成的硫属化物材料层114、膜厚1nm的由钛构成的导电性接合层115、膜厚50nm的由钨构成的上部电极116。接着，用公知的CVD法淀积硅氧化物膜117。接着，由公知的光刻工序和干蚀刻工序，依次加工硅氧化物膜117、上部电极116、导电性接合层115、硫属化物材料层114、导电性接合层113。
另外，可以在淀积上部电极116之后或淀积硅氧化物膜117之后，实施热处理而使硫属化物材料结晶。该热处理在硫属化物材料结晶的条件下即可。能例示例如在氩气或氮气环境中的、处理温度200℃～600℃、处理时间1分钟～10分钟的条件。
接着，在整个表面淀积由硅氧化物膜构成的层间绝缘膜118，使用公知的CMP法使表面凹凸平坦。接着，由光刻工序和干蚀刻工序开口插塞接触孔。接着，在插塞接触孔内埋入钨，用公知的CMP法形成钨插塞119。接着，淀积膜厚200nm的铝，作为布线层进行加工，形成第二布线层120。当然，也能使用电阻低的铜代替铝。
由以上工序，大致完成本实施例的相变存储单元。
根据本实施例1，在硫属化物材料层的上部和下部形成接合层，所以剥离强度变高，能够抑制制造工序中的剥离。
在上述例子中，作为接合层材料使用了Ti膜，但不限于此，也能使用Al膜、Ta膜、Si膜、Ti氮化物膜、Al氮化物膜、Ta氮化物膜、W氮化物膜、TiSi氮化物膜、TaSi膜、WSi膜、TiW膜、TiAl氮化物膜、TaSi氮化物膜、TiSi氮化物膜、WSi氮化物膜等导电性膜。另外也可以使用Ti与Te的化合物、Al与Te的化合物。
另外，根据本发明，不限于上述实施例，不言而喻，用于实施本申请说明书的发明的最佳方式中所列举的各种方法都能应用。
实施例2用图13说明本发明的实施例2。这是分别在硫属化物材料层与插塞的界面形成导电性接合层，在硫属化物材料层与层间绝缘膜的界面形成绝缘性接合层，在硫属化物材料层与上部电极的界面形成导电性接合层的例子。
因为直到形成钨插塞112的工序与本实施例1相同，所以省略说明。
说明自对准地在层间绝缘膜111之上形成绝缘性接合层121，在钨插塞112之上形成导电性接合层122的工序。首先，用溅射法在层间绝缘膜111和钨插塞112的整个面淀积膜厚3nm的钛，进行热处理。钛的氧化物生成自由能比硅低，所以在由硅氧化物膜构成的层间绝缘膜111上淀积的钛从下层硅氧化物膜夺取氧，成为绝缘性钛氧化物膜。另一方面，在钨插塞112之上淀积的钛与下层的钨反应，成为导电性的钛-钨合金。通过该工序，能自对准地在层间绝缘膜111之上形成绝缘性接合层121，在钨插塞112之上形成导电性接合层122。
上述热处理用钛和硅氧化物膜反应的温度即可。为了得到良好的钛氧化物膜，优选400℃以上。热处理的环境优选不氧化导电性接合层的非活性环境。例如，能例示在氩气环境中的、处理温度400℃～800℃、处理时间1分钟～10分钟的条件。
接着，用公知的溅射法依次淀积膜厚100nm的由GeSbTe构成的硫属化物材料层114、膜厚1nm的由钛构成的导电性接合层115、膜厚50nm的由钨构成的上部电极116。接着，用公知的CVD法淀积硅氧化物膜117。接着，由公知的光刻工序和干蚀刻工序，依次加工硅氧化物膜117、上部电极116、导电性接合层115、硫属化物材料层114、绝缘性接合层121。
另外，也可以在淀积上部电极116之后或淀积硅氧化物膜117之后实施热处理而使硫属化物材料结晶。上述热处理在硫属化物材料结晶的条件下即可。例如，能例示在氩气或氮气环境中的、处理温度200℃～600℃、处理时间1分钟～10分钟的条件。
这之后的工序与本实施例1相同，因此省略说明。
由以上工序大致完成本实施例的相变存储单元。
根据本实施例2，在硫属化物材料层的上部和下部形成接合层，所以剥离强度提高，能够抑制制造工序中的剥离。此外，因为在硫属化物材料层与插塞的界面形成导电性接合层，所以能在硫属化物材料高效率地流过电流。另外，因为在硫属化物材料层与层间绝缘膜的界面形成绝缘性接合层，所以能够减小硫属化物材料的重写所需的电流。
在上述的例子中，作为在层间绝缘膜之上和插塞之上形成的接合层材料使用Ti，但不限于此，只要使用Zr、Hf、Al等氧化物生成自由能比Si低的金属就能够得到相同的效果。
另外，根据本发明，不限于上述实施例，不言而喻，用于实施本申请说明书的发明的最佳方式中所列举的各种方法都能应用。
实施例3用图14说明本发明的实施例3。这是在硫属化物材料层的侧壁形成了保护膜的例子。
直到形成钨插塞112的工序与本实施例1相同，因此省略说明。
首先，用公知的溅射法遍布层间绝缘膜111和钨插塞112的整个面，依次淀积膜厚100nm的由GeSbTe构成的硫属化物材料层114，膜厚50nm的由钨构成的上部电极116。接着，用公知的CVD法淀积硅氧化物膜117。然后，由公知的光刻工序和干蚀刻工序依次加工硅氧化物膜117、上部电极116、硫属化物材料层114。
另外，也可以在淀积上部电极116之后或淀积硅氧化物膜117之后实施热处理而使硫属化物材料结晶。上述热处理在硫属化物材料结晶的条件下即可。例如，能例示在氩气和氮元素气体环境中的、处理温度200℃～600℃、处理时间1分钟～10分钟的条件。
接着，用公知的CVD法淀积膜厚20nm的由硅氮化物膜构成的侧壁保护膜123。该侧壁保护膜必须在低温且高压的条件下形成，以使硫属化物材料不升华。例如，能例示压力为0.1Pa以上、温度为450℃以下的条件。
接着，在整个表面淀积由硅氧化物膜构成的层间绝缘膜118，使用公知的CMP法使表面凹凸平坦。接着，由光刻工序和干蚀刻工序开口插塞接触孔。接着在插塞接触孔内埋入钨，由公知的CMP法形成钨插塞119。接着，淀积膜厚200nm的Al，作为布线层进行加工，形成第二布线层120。当然，也能够使用电阻值低的铜代替Al。
由以上工序大致完成本实施例的相变存储单元。
根据本实施例3，用保护膜完全覆盖用干蚀刻加工的硫属化物材料层的侧壁，因此能够抑制硫属化物材料在形成层间绝缘膜的工序中升华。
在上述例子中，作为侧壁保护膜使用硅氮化物膜。其理由是，当使用例如硅氧化物膜时，有可能造成硫属化物材料的侧壁被氧化而特性恶化。除此之外，硅氮化物膜在不存在硫属化物材料层114的区域能够利用于自对准处理。
用图15说明上述工序。图15是在图12、13、14的左延长线上的结构，第一布线层110B与MOS晶体管的源极或漏极电连接。
直到用公知的CVD法淀积膜厚20nm的硅氮化物膜123的工序与本实施例3的上述工序相同，因此省略说明。需注意的是，该硅氮化物膜123在图14中是硫属化物材料层的侧壁保护膜123。接着，在整个表面淀积由硅氧化物膜构成的层间绝缘膜118，使用公知的CMP法使表面凹凸平坦。接着由光刻工序和干蚀刻工序，开口插塞接触孔至硅氮化物膜123的表面。此时，干蚀刻在对硅氮化物膜的蚀刻速率比硅氧化物膜小这样的条件下进行。接着，在对硅氮化物膜的蚀刻速率比硅氧化物膜大这样的条件下进行干蚀刻，开口插塞接触孔至钨插塞112和层间绝缘膜111的表面。
该情况下，在产生插塞接触孔与钨插塞112不重合的情况下，层间绝缘膜111不会被较深地削除。
接着，在插塞接触孔内埋入钨，用公知的CMP法形成钨插塞119。接着，淀积膜厚200nm的铝，作为布线层进行加工，形成第二布线层120。当然，也能使用电阻低的铜代替铝。
根据该工序，能自对准地在钨插塞112之上形成钨插塞119。因此，对硫属化物材料层的侧壁保护膜最好使用硅氮化物膜。
另外，根据本发明，不限于上述实施例，不言而喻，用于实施本申请说明书的发明的最佳方式中所列举的各种方法都能应用。
以上，基于其实施例具体地说明了本发明人所做的发明，但本发明不限于上述实施例，在不脱离其主旨的范围内当然可以进行各种变更。
另外，分别在本实施例1、2中说明了接合层的例子、在实施例3中说明了的侧壁保护膜的例子，但也能使各个实施例进行适当的组合，能够实现各实施例中记载的效果。
接着，能够由本发明的上述实施形式掌握的权利要求以外的技术思想，如下所述。
(1)一种半导体集成电路器件的制造方法，其特征在于，包括在半导体衬底上的存储单元区域形成选择晶体管，并形成外围电路的步骤；形成连接该选择晶体管的第1插塞的步骤；在上述存储单元区域和上述外围电路区域形成第1布线的步骤；在上述第1布线之上形成第1层间绝缘膜的步骤；在上述第1层间绝缘膜形成第2和第3插塞的步骤，上述插塞分别连接形成在上述存储单元区域的上述第1布线和形成在上述外围电路区域上的上述第1布线；在上述第2插塞之上形成导电性接合层，包含上述导电性接合层地层叠相变材料层、导电接合层以及上部电极，形成夹在上述第1层间绝缘膜与上述相变材料层之间的绝缘性接合层的步骤；
覆盖上述多层膜地形成硅氮化物膜的步骤；在上述上部电极之上形成第2层间绝缘膜的步骤；在上述第2层间绝缘膜形成第2布线的步骤；形成连接上述上部电极和上述第2布线的第4插塞的步骤；在上述第2层间绝缘膜形成连接上述第3插塞的第5插塞的步骤。
(2)一种半导体集成电路器件的制造方法，其特征在于，包括在半导体衬底上的存储单元区域形成选择晶体管，并形成外围电路的步骤；形成连接上述选择晶体管的第1插塞的步骤；在上述存储单元区域和上述外围电路区域形成第1布线层的步骤；在上述第1布线之上形成第1层间绝缘膜的步骤；在上述第1层间绝缘膜形成第2和第3插塞的步骤，上述插塞分别连接形成在上述存储单元区域的上述第1布线和形成在上述外围电路区域上的上述第1布线；在上述第1层间绝缘膜之上形成连接第2插塞的第1接合层、相变材料层、第2接合层以及上部电极层叠的多层膜的步骤；覆盖上述多层膜地形成硅氮化物膜的步骤；在上述上部电极之上形成第2层间绝缘膜的步骤；在上述第2层间绝缘膜形成第2布线的步骤；形成连接上述上部电极和上述第2布线的第4插塞的步骤；在上述第2层间绝缘膜形成连接上述第3插塞的第5插塞的步骤。
(3)一种半导体集成电路器件的制造方法，其特征在于，包括在半导体衬底上的存储单元区域形成选择晶体管，并形成外围电路的步骤；形成连接上述选择晶体管的第1插塞的步骤；在上述存储单元区域和上述外围电路区域形成第1布线层的步骤；在上述第1布线之上形成第1层间绝缘膜的步骤；在上述第1层间绝缘膜形成第2和第3插塞的步骤，上述插塞分别连接形成在上述存储单元区域的上述第1布线和形成在上述外围电路区域上的上述第1布线；在上述第1层间绝缘膜之上形成连接上述第2插塞的第1接合层、相变材料层、第2接合层以及上部电极层叠的多层膜的步骤；在上述上部电极之上形成第2层间绝缘膜的步骤；在上述第2层间绝缘膜形成第2布线的步骤；形成连接上述上部电极和上述第2布线的第4插塞的步骤；在上述第2层间绝缘膜形成连接上述第3插塞的第5插塞的步骤。
(4)一种半导体集成电路器件的制造方法，其特征在于，包括在半导体衬底上的存储单元区域形成选择晶体管，并形成外围电路的步骤；形成连接上述选择晶体管的第1插塞的步骤；在上述存储单元区域和上述外围电路区域形成第1布线的步骤；在上述第1布线之上形成第1层间绝缘膜的步骤；在上述第1层间绝缘膜形成第2和第3插塞的步骤，上述插塞分别连接形成在上述存储单元区域的上述第1布线和形成在上述外围电路区域上的上述第1布线；在上述第1层间绝缘膜之上形成连接上述第2插塞的第1接合层、相变材料层和上部电极层叠的多层膜的步骤；在上述上部电极之上形成第2层间绝缘膜的步骤；在上述第2层间绝缘膜形成第2布线的步骤；形成连接上述上部电极和上述第2布线的第4插塞的步骤；在上述第2层间绝缘膜形成连接上述第3插塞的第5插塞的步骤。
(5)一种半导体集成电路器件的制造方法，其特征在于，包括
在半导体衬底上的存储单元区域形成选择晶体管，并形成外围电路的步骤；形成连接上述选择晶体管的第1插塞的步骤；在上述存储单元区域和上述外围电路区域形成第1布线的步骤；在上述第1布线之上形成第1层间绝缘膜的步骤；在上述第1层间绝缘膜形成第2和第3插塞的步骤，上述插塞分别连接形成在上述存储单元区域的上述第1布线和形成在上述外围电路区域上的上述第1布线；在上述第1层间绝缘膜之上形成连接第2插塞的相变材料层、第2接合层以及上部电极层叠的多层膜的步骤；在上述上部电极之上形成第2层间绝缘膜的步骤；在上述第2层间绝缘膜形成第2布线的步骤；形成连接上述上部电极和上述笫2布线的第4插塞的步骤；在上述第2层间绝缘膜形成连接上述第3插塞的第5插塞的步骤。
(6)根据上述1至2所述的半导体集成电路器件的制造方法，其特征在于上述硅氮化物膜也形成在外围电路区域，在形成上述第5插塞的步骤中，在上述第2层间绝缘膜开口上述第5插塞的孔的步骤中，使用上述硅氮化物膜作为蚀刻止挡层。
(7)一种半导体集成电路器件的制造方法，其特征在于，包括在半导体衬底上的存储单元区域形成选择晶体管，并形成外围电路的步骤；形成连接上述选择晶体管的第1插塞的步骤；在上述存储单元区域和上述外围电路区域形成第1布线的步骤；在上述第1布线之上形成第1层间绝缘膜的步骤；在上述第1层间绝缘膜形成第2和第3插塞的步骤，上述插塞分别连接形成在上述存储单元区域的上述第1布线和形成在上述外围电路区域上的上述第1布线；
在上述第1层间绝缘膜之上形成连接上述第2插塞的导电性接合层、相变材料层以及上部电极层叠的多层膜的步骤；在上述上部电极之上形成第2层间绝缘膜的步骤；在上述第2层间绝缘膜形成第2布线的步骤；形成连接上述上部电极和上述第2布线的第4插塞的步骤；在上述第2层间绝缘膜形成连接上述第3插塞的第5插塞的步骤。
(8)一种半导体集成电路器件的制造方法，其特征在于，包括在半导体衬底上的存储单元区域形成选择晶体管，并形成外围电路的步骤；形成连接上述选择晶体管的第1插塞的步骤；在上述存储单元区域和上述外围电路区域形成第1布线的步骤；在上述第1布线之上形成第1层间绝缘膜的步骤；在上述第1层间绝缘膜形成第2和第3插塞的步骤，上述插塞分别连接形成在上述存储单元区域的上述第1布线和形成在上述外围电路区域上的上述第1布线；在上述第2插塞之上层叠相变材料层和上部电极，形成夹在上述第1层间绝缘膜和上述相变材料层之间的绝缘性接合层的步骤；在上述上部电极之上形成第2层间绝缘膜的步骤；在上述第2层间绝缘膜形成第2布线的步骤；形成连接上述上部电极和上述第2布线的第4插塞的步骤；在上述第2层间绝缘膜形成连接上述第3插塞的第5插塞的步骤。
(9)一种半导体集成电路器件的制造方法，其特征在于，包括在半导体衬底上的存储单元区域形成选择晶体管，并形成外围电路的步骤；形成连接上述选择晶体管的第1插塞的步骤；在上述存储单元区域和上述外围电路区域形成第1布线的步骤；在上述第1布线之上形成第1层间绝缘膜的步骤；
在上述第1层间绝缘膜形成第2和第3插基的步骤，上述插塞分别连接形成在上述存储单元区域的上述第1布线和形成在上述外围电路区域上的上述第1布线；在上述第2插塞之上形成导电性接合层，包含上述导电性接合层地层叠相变材料层、导电接合层以及上部电极的步骤；在上述上部电极之上形成第2层间绝缘膜的步骤；在上述第2层间绝缘膜形成第2布线的步骤；形成连接上述上部电极和上述第2布线的第4插塞的步骤；在上述第2层间绝缘膜形成连接上述第3插塞的第5插塞的步骤。
(10)一种半导体集成电路器件的制造方法，其特征在于，包括在半导体衬底上的存储单元区域形成选择晶体管，并形成外围电路的步骤；形成连接上述选择晶体管的第1插塞的步骤；在上述存储单元区域和上述外围电路区域形成第1布线的步骤；在上述第1布线之上形成第1层间绝缘膜的步骤；在上述第1层间绝缘膜形成第2和第3插塞的步骤，上述插塞分别连接形成在上述存储单元区域的上述第1布线和形成在上述外围电路区域上的上述第1布线；在上述第2插塞之上形成导电性接合层，包含导电性接合层地层叠相变材料层、导电性接合层和上部电极，形成夹在上述第1层间绝缘膜和上述相变材料层之间的绝缘性接合层的步骤；在上述上部电极之上形成第2层间绝缘膜的步骤；在上述第2层间绝缘膜形成第2布线的步骤；形成连接上述上部电极和上述第2布线的第4插塞的步骤；在上述第2层间绝缘膜形成连接上述第3插塞的第5插塞的步骤。
(11)一种半导体集成电路器件的制造方法，其特征在于，包括在半导体衬底上的存储单元区域形成选择晶体管，并形成外围电路的步骤；形成连接上述选择晶体管的第1插塞的步骤；在上述存储单元区域和上述外围电路区域形成第1布线的步骤；在上述第1布线之上形成第1层间绝缘膜的步骤；在上述第1层间绝缘膜形成第2和第3插塞的步骤，上述插塞分别连接形成在上述存储单元区域的上述第1布线和形成在上述外围电路区域上的上述第1布线；在上述第2插塞之上形成相变材料层、导电性接合层和上部电极层叠的多层膜的步骤；在上述上部电极之上形成第2层间绝缘膜的步骤；在上述第2层间绝缘膜形成第2布线的步骤；形成连接上述上部电极和上述第2布线的第4插塞的步骤；在上述第2层间绝缘膜形成连接上述第3插塞的第5插塞的步骤。
(12)一种半导体集成电路器件的制造方法，其特征在于，包括在半导体衬底上的存储单元区域形成选择晶体管，并形成外围电路的步骤；形成连接上述选择晶体管的第1插塞的步骤；在上述存储单元区域和上述外围电路区域形成第1布线的步骤；在上述第1布线之上形成第1层间绝缘膜的步骤；在上述第1层间绝缘膜形成第2和第3插塞的步骤，上述插塞分别连接形成在上述存储单元区域的上述第1布线和形成在上述外围电路区域上的上述第1布线；在上述第2插塞之上形成相变材料层、上部电极层叠的多层膜的步骤；覆盖上述多层膜地形成硅氮化物膜的步骤；在上述上部电极之上形成第2层间绝缘膜的步骤；在上述第2层间绝缘膜形成第2布线的步骤；形成连接上述上部电极和上述第2布线的第4插塞的步骤；
在上述第2层间绝缘膜形成连接上述第3插塞的第5插塞的步骤。
工业上的可利用性本发明能利用于具有使用硫属化物等的相变材料形成的相变存储单元的半导体集成电路器件。
权利要求
1.一种半导体存储器件，其特征在于包括半导体衬底；在上述半导体衬底的主面形成的选择晶体管；在上述选择晶体管之上设置的层间绝缘膜；插塞，贯穿上述层间绝缘膜地设置，与上述选择晶体管电连接；相变材料层，其一部分连接在上述插塞上地设置在上述层间绝缘膜之上；以及设置在上述相变材料层之上的上部电极，在上述相变材料层的下表面与上述层间绝缘膜的表面之间、在上述相变材料层的下表面与上述插塞的上端之间，具有接合层。
2.根据权利要求1所述的半导体存储器件，其特征在于上述接合层具有导电性。
3.根据权利要求1所述的半导体存储器件，其特征在于上述接合层，其膜厚为5nm以下，形成于上述相变材料层的下表面整个面。
4.根据权利要求2所述的半导体存储器件，其特征在于上述接合层，其膜厚为5nm以下，形成于上述相变材料层的下表面整个面。
5.根据权利要求1所述的半导体存储器件，其特征在于上述接合层，其膜厚为2nm以下，是在上述相变材料层下表面局部形成的非连续膜。
6.根据权利要求2所述的半导体存储器件，其特征在于上述接合层，其膜厚为2nm以下，是在上述相变材料层下表面局部形成的非连续膜。
7.一种半导体存储器件，其特征在于包括半导体衬底；在上述半导体衬底的主面形成的选择晶体管；在上述选择晶体管之上设置的层间绝缘膜；插塞，贯穿上述层间绝缘膜地设置，与上述选择晶体管电连接；相变材料层，其一部分连接在上述插塞上地设置在上述层间绝缘膜之上；以及在上述相变材料层之上设置的上部电极，在上述相变材料层的下表面与上述层间绝缘膜的上表面之间具有绝缘性的接合层。
8.根据权利要求7所述的半导体存储器件，其特征在于上述接合层包括从Ti氧化物膜、Al氧化物膜、Ta氧化物膜、Nb氧化物膜、V氧化物膜、Cr氧化物膜、W氧化物膜、Zr氧化物膜、Hf氧化物膜、Si氮化物膜中选出的至少一种以上的膜。
9.一种半导体存储器件，其特征在于包括半导体衬底；在上述半导体衬底的主面形成的选择晶体管；在上述选择晶体管之上设置的层间绝缘膜；插塞，贯穿上述层间绝缘膜地设置，与上述选择晶体管电连接；相变材料层，其一部分连接在上述插塞上地设置在上述层间绝缘膜之上；以及在上述相变材料层之上设置的上部电极，在上述相变材料层的下表面与上述插塞的上表面之间具有导电性的接合层。
10.一种半导体存储器件，其特征在于包括半导体衬底；在上述半导体衬底的主面形成的选择晶体管；在上述选择晶体管之上设置的层间绝缘膜；插塞，贯穿上述层间绝缘膜地设置，与上述选择晶体管电连接；相变材料层，其一部分连接在上述插塞上地设置在上述层间绝缘膜之上；以及在上述相变材料层之上设置的上部电极，具有在上述相变材料层的下面与上述层间绝缘膜的上面之间形成的绝缘性的接合层、以及在上述相变材料层的下面与上述插塞的上面之间形成的导电性的接合层。
11.根据权利要求10所述的半导体存储器件，其特征在于上述绝缘性的接合层和上述导电性的接合层，包含至少一种以上的公共元素。
12.根据权利要求11所述的半导体存储器件，其特征在于上述公共元素的氧化物生成自由能比硅小。
13.根据权利要求11所述的半导体存储器件，其特征在于上述公共元素包括从Ti、Zr、Hf、Al中选出的至少一种以上的元素。
14.根据权利要求12所述的半导体存储器件，其特征在于上述公共元素包括从Ti、Zr、Hf、Al中选出的至少一种以上的元素。
15.一种半导体存储器件，其特征在于包括半导体衬底；在上述半导体衬底的主面形成的选择晶体管；在上述选择晶体管之上设置的层间绝缘膜；插塞，贯穿上述层间绝缘膜地设置，与上述选择晶体管电连接；相变材料层，其一部分连接在上述插塞上地设置在上述层间绝缘膜之上；以及在上述相变材料层之上设置的上部电极，在上述相变材料层的上面与上述上部电极的下面之间具有导电性的接合层。
16.根据权利要求1所述的半导体存储器件，其特征在于上述接合层包含从Ti膜、Al膜、Ta膜、Si膜、Ti氮化物膜、Al氮化物膜、Ta氮化物膜、W氮化物膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl氮化物膜、TaSi氮化物膜、TiSi氮化物膜、WSi氮化物膜中选出的1种或2种以上。
17.根据权利要求9所述的半导体存储器件，其特征在于上述接合层包含从Ti膜、Al膜、Ta膜、Si膜、Ti氮化物膜、Al氮化物膜、Ta氮化物膜、W氮化物膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl氮化物膜、TaSi氮化物膜、TiSi氮化物膜、WSi氮化物膜中选出的1种或2种以上。
18.根据权利要求15所述的半导体存储器件，其特征在于上述接合层包含从Ti膜、Al膜、Ta膜、Si膜、Ti氮化物膜、Al氮化物膜、Ta氮化物膜、W氮化物膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAl氮化物膜、TaSi氮化物膜、TiSi氮化物膜、WSi氮化物膜中选出的1种或2种以上。
19.根据权利要求1所述的半导体存储器件，其特征在于上述接合层包括Ti和Te的化合物或Al和Te的化合物。
20.根据权利要求9所述的半导体存储器件，其特征在于上述接合层包括Ti和Te的化合物或Al和Te的化合物。
21.根据权利要求15所述的半导体存储器件，其特征在于上述接合层包括Ti和Te的化合物或Al和Te的化合物。
22.一种半导体存储器件，其特征在于包括半导体衬底；在上述半导体衬底的主面形成的选择晶体管；在上述选择晶体管之上设置的层间绝缘膜；插塞，贯穿上述层间绝缘膜地设置，与上述选择晶体管电连接；相变材料层，其一部分连接在上述插塞上地设置在上述层间绝缘膜之上；以及在上述相变材料层之上设置的上部电极，在上述相变材料层的至少侧壁，形成含有硅氮化物的保护膜。
23.一种半导体集成电路器件，包含形成在半导体衬底上的存储单元阵列部和外围电路部，上述半导体集成电路器件的特征在于包括第1层间绝缘膜，在形成有上述存储单元阵列部的区域之上和形成有外围电路部的区域之上形成；第2层间绝缘膜，形成在上述第1层间绝缘膜之上；相变材料层，在形成有上述存储单元阵列部的区域之上的上述第2层间绝缘膜内埋入地形成；第1插塞，设置于形成有上述外围电路部的区域之上的上述第1层间绝缘膜；第2导体插塞，形成于连接在上述第1插塞上的上述第2层间绝缘膜。
全文摘要
硫属化物材料与高熔点金属或硅氧化物膜的接合性差，因此具有在相变存储器的制造工序中容易剥离的问题。另外，硫属化物材料热稳定性差，因此具有在相变存储器的制造工序中容易升华的问题。在硫属化物材料层的上部和下部形成导电性或绝缘性的接合层，使剥离强度提高。另外，在硫属化物材料层的侧壁形成由氮化膜构成的保护膜来抑制升华。
文档编号H01L45/00GK1954428SQ20058001530
公开日2007年4月25日 申请日期2005年5月9日 优先权日2004年5月14日
发明者松井裕一, 松崎望, 高浦则克, 山本直树, 松冈秀行, 岩崎富生 申请人:株式会社瑞萨科技