专利名称：具有高k栅电介质和金属栅电极的半导体器件的制造方法
具有高k栅电介质和金属栅电极的半导体器件的制造方法 发明领域
本发明涉及半导体器件的制造方法，尤其涉及具有高k栅电介质和金属栅电 极的半导体器件。
背景技术：
CMOS场效应晶体管可包括高k栅电介质和金属栅电极。金属栅电极可利用 替代栅工艺由不同的金属形成。在该工艺中，去除由一对隔片夹在中间的第一多晶 硅层以在隔片之间形成沟槽。该沟槽用高k栅介电层来覆盖然后用第一金属来填 充。在去除第二多晶硅层后，所得沟槽用高k栅介电层来覆盖并用不同于第一金属 的第二金属来填充。当这一工艺在化学处理的衬底上形成高k栅介电层时，所得的 晶体管可能是不可靠的。
可以使用减去方法，而不是应用替代栅工艺来在高k栅介电层上形成金属栅 电极。在这一工艺中，通过在介电层上沉积金属层，对金属层进行掩模，然后去除 金属层的未覆盖部分和介电层的下面的部分，来在高k栅介电层上形成金属栅电 极。尽管利用这一工艺形成的晶体管可能是可靠的，但它可能无法提供最优性能。
因此，需要一种用于制造包括高k栅电介质和金属栅电极的半导体器件的改 进的工艺。需要这种可生成高性能且可靠的器件的工艺。本发明的方法提供了这种 工艺。
附图
简述
图la至lq表示可在实现本发明方法的一个实施例时形成的结构的横截面图。 在这些附图中所示的特征不是按比例绘制的。
本发明的详细描述
描述了一种半导体器件的制造方法。该方法包括在衬底上形成二氧化硅层， 然后向该层添加氮以形成氮化二氧化硅层。在氮化二氧化硅层上形成牺牲层后，去
除该牺牲层以生成一沟槽。在沟槽内的氮化二氧化硅层上形成高k栅介电层，并在 高k栅介电层上形成金属栅电极。
在以下描述中，陈述了众多细节以提供对本发明的全面理解。然而，本领域 的技术人员将明白，本发明可通过除这里明确描述的方式之外的多种方式来实施。 因此，本发明不限于以下公开的具体细节。
图la-lq示出可在实现本发明方法的一个实施例时形成的结构。最初，如图 la所示，在衬底100上热生长二氧化硅层101。衬底100可包括可用作可在其上构 造半导体器件的基础的任何材料。例如，衬底100可包括硅和/或锗。因为二氧化 硅层101的厚度较佳地不大于约3个单分子层，所以该层的厚度较佳地小于约10 埃。
在衬底100上形成二氧化硅层101后，向二氧化硅层101添加氮。应将足量 的氮添加到层101以生成可接受地可靠的膜。如图lb所示，可使用快速热氮化工 艺来将适量的氮添加到二氧化硅层101以形成氮化二氧化硅层102。在这一工艺中， 可将二氧化硅层101在至少约980'C的温度下曝露于以相对低的浓度存在于氮气氛
中的氨相对短的时间。
在一个实施例中，将衬底100置于含有在氮气中包含0.07%的氨的气体混合物 的炉子中。然后将炉温以例如每秒10(TC的速率升高到约98(TC至约1080'C之间。 在炉温达到期望的水平后-较佳的是介于约IOO(TC至约105(TC之间的温度(例如， 1040。C)-可使二氧化硅层101从氮/稀释的氨气氛中吸收氮约15秒。然后可从炉子 中移出现在被氮化二氧化硅层102覆盖的衬底100。
在将二氧化硅层101转化成氮化二氧化硅层102后，可在氮化二氧化硅层102 上形成牺牲层103。牺牲层103可包括利用常规的沉积工艺沉积在氮化二氧化硅层 102的基本未掺杂的多晶硅层。当牺牲层103包括多晶硅时，其厚度较佳地在约100 埃至约2000埃之间，且更佳的是在约500埃至约1100埃之间。
在形成含多晶硅的层103后，可在牺牲层103上形成硬掩模层130以生成图 lc的结构。硬掩模层130较佳地包括氮化硅，且较佳地利用常规的沉积工艺来形 成。在一个实施例中，硬掩模层130足够厚以在任何后续的离子注入步骤(例如， 形成器件的源和漏区所进行的离子注入步骤)期间使含多晶硅的层103的任何掺杂 最小化。同样期望形成足够厚的硬掩模层以保证在源区和漏区被硅化时少量的含多 晶硅的层103被转化成硅化物。尽管硬掩模层130的厚度可以在约100埃至约1000 埃之间，但当它包括氮化硅时该层的厚度较佳地在约800埃至约1000埃之间，以
在后续的离子注入和硅化步骤期间保护含多晶硅的层103。
在形成硬掩模层130后，期望进行退火步骤以使硬掩模层130在随后形成的 源和漏区受到高温退火时不易收縮。通过增加硬掩模层130在后续的高温退火期间 的抗收縮性，该层可保留在这一高温退火后的任何硅化步骤期间保护含多晶硅的层 103的能力。
当硬掩模层130包括氮化硅时，可在约600'C下在氮气氛中将其退火。在一个 实施例中，在将图lc的结构置于炉子中后，可将温度以约每秒75'C的速率升高到 约600°C。在达到该温度后，可将器件在移出炉子前退火约30秒至约5分钟(例如， 约2分钟)。
尽管在一个较佳实施例中，硬掩模层130应足够厚以在后续的离子注入和硅 化步骤期间保护含多晶硅的层103,但在一替换实施例中，可在硬掩模层130上形 成蚀刻停止层(这里未示出)以帮助保护层103。这一蚀刻停止层可包括例如氧氮化
硅o
当硬掩模层130包括氮化硅时，可利用对于含多晶硅的层103上的层130有 选择性的干法蚀刻工艺来图案化该层以形成硬掩模135和140。然后可利用对于氮 化二氧化硅层102上的层103有选择性的干法蚀刻工艺来图案化含多晶硅的层103 以形成图案化的含多晶硅的层104和106。在形成硬掩模130和140以及图案化的 含多晶硅的层104和106后，可去除氮化二氧化硅层102的曝露部分以形成图案化 的氮化二氧化硅层105和107，如图ld所示。在一个较佳实施例中，可采用常规 的湿法蚀刻工艺来形成图案化的氮化二氧化硅层105和107，但也可采用干法蚀刻 工艺。
在形成图ld的结构后，在图案化的含多晶硅的层104和106以及图案化的氮 化二氧化硅层105和107的相对侧上形成隔片。当这些隔片包括氮化硅时，它们可 由以下方式形成。首先，将厚度基本均匀的氮化硅层(厚度较佳地小于约1000埃) 沉积在整个结构上，从而形成图le所示的结构。可使用常规的沉积工艺来形成该结构。
可利用常规的工艺来各向异性地蚀刻氮化硅层108以形成图lf的结构。作为 该蚀刻步骤的结果，在第一图案化的含多晶硅的层104和第一图案化的氮化二氧化 硅层105的相对侧上形成第一和第二隔片109和110。同时，在第二图案化的含多 晶硅的层106和第二图案化的氮化二氧化硅层107的相对侧上形成第三和第四隔片 111和112。如果硬掩模135和140包括氮化硅，则可能必须限制该各向异性蚀刻
步骤的持续时间以保证没有去除这些硬掩模的大部分。或者，可在硬掩模上形成蚀
刻停止层(未示出)(如以上建议的)以防止在蚀刻氮化硅层108时该各向异性蚀刻停 止步骤去除大部分硬掩模。
在形成隔片109、 110、 111和112后，可将介电层145沉积在器件上，从而 形成图lg的结构。介电层145可包括二氧化硅或低k材料。然后可从图案化的含 多晶硅的层104和106去除介电层145和硬掩模135和140以形成图lh的结构。 可应用一个或多个常规的化学机械抛光("CMP")步骤来去除介电层145的该部分 并去除硬掩模135和140。此时，可去除硬掩模，因为到工艺的该阶段它们已提供 了它们的功能。尽管未示出，但图lh的结构可包括可利用常规工艺形成的许多其 它特征(例如，氮化硅蚀刻停止层、硅化源和漏区以及一个或多个缓冲层)。
在形成图lh的结构后，去除图案化的含多晶硅的层104和106。在该实施例 中，应用湿法蚀刻工艺以同时去除这些层。这种湿法蚀刻工艺可包括将层104和 106在足够的温度下曝露于含有氢氧化物源的水溶液中足够长的时间以充分去除 所有这些层。该氢氧化物源可包括去离子水中的约0.1%至约10%体积的氢氧化铵 或氢氧化四乙基铵。
在一个实施例中，图案化的含多晶硅的层104和106可通过将其曝露于一种 溶液中来去除，该溶液维持在约20。C至约30。C之间的温度并包括去离子水中的约 0.1%至约5%体积的氢氧化铵。在较佳地持续至少一分钟的该曝露步骤期间，期望 以约700KHz至约lOOOKHz之间的频率来施加声能，同时以约3至8瓦/ci^之间 耗散。例如，如果层104和106各自的厚度约是800埃，则它们可通过将其在约 24。C下曝露于包括去离子水中的约1%体积的氢氧化铵的溶液中约5分钟，同时以 约750KHz施加声能、以约5瓦/0112耗散来去除。
只要硬掩模135和140(或这些硬掩模和覆盖的蚀刻停止层的组合)保证层104 或层106中的任一层中的硼浓度不大于约1.0xe"原子/cm3，该湿法蚀刻工艺应充 分去除所有的图案化的含多晶硅的层104和106。
在另一个实施例中，图案化的含多晶硅的层104和106可通过将其曝露于包 括去离子水中的约2%至约10%体积的氢氧化四乙基铵的溶液中至少约10分钟来 去除。例如，如果层104和106各自的厚度约是800埃，则可通过在约24t:下将 其曝露于包括去离子水中的约5%体积的氢氧化四乙基铵的溶液中约10分钟来去 除它们。在该实施例中，可能不必施加声能来帮助去除层104和106。只要硬掩模 135和140(或它们和覆盖的蚀刻停止层的组合)保证层104或层106中的任一层中
的n型或p型掺杂物的浓度不大于约1.0xe"原子/cm3，该湿法蚀刻工艺应充分去 除所有的图案化的含多晶硅的层104和106。
如图li所示，图案化的含多晶硅的层104和106的去除在介电层145中形成 分别位于第一和第二隔片109和IIO之间以及第三和第四隔片111和112之间的沟 槽113和114。在去除层104和106后，在沟槽113和114中以及图案化的氮化二 氧化硅层105和107上形成高k栅介电层115，如图lj所示。高k栅介电层115 可包括例如氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钛、 氧化钽、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌 酸铅锌。特别优选的是氧化铪、氧化镧、氧化锆和氧化铝。虽然这里描述了可用于 形成高k栅介电层115的材料的几个例子，但该层可由用于减小栅漏电的其它材料 形成。
可利用常规的原子层化学气相沉积("ALCVD")工艺在图案化的氮化二氧化 硅层105和107上形成高k栅介电层U5。在这种工艺中，可将金属氧化物前体(例 如，金属氯化物)和蒸汽以选定的流速交替馈给CVD反应器，该CVD反应器在 选定的压力下工作同时将衬底维持在选定的温度下。CVD反应器应工作足够长的 时间以形成具有期望厚度的层。在大部分应用中，高k栅介电层115的厚度应小于 约40埃，更佳地介于约5埃至约20埃之间。如图lj所示，当使用ALCVD工艺 来形成高k栅介电层115时，该层除形成于沟槽113和114的底部外还形成于这些 沟槽的侧面，并形成于介电层145上。
在形成高k栅介电层115后，可在介电层115上形成第一金属层116，如图 Ik所示。在该实施例中，第一金属层116包括p型金属层，它包括可用其获得金 属PMOS栅电极的任何导电材料。可用于形成p型金属层116的p型材料包括钌、 钯、铂、钴、镍和导电金属氧化物，例如氧化钌。p型金属层116较佳地具有约4.9eV 至约5.2eV的功函数，并且可利用公知的物理气相沉积("PVD")或CVD工艺来 形成于高k栅介电层U5上。
p型金属层116应足够厚以保证形成于其上的任何材料都不会显著影响其功 函数。为此，p型金属层116的厚度较佳地在约25埃至约300埃之间，更佳的是 在约50埃至约100埃之间。虽然这里描述了可用于形成p型金属层116的材料的 几个例子，但该层可由很多种其它材料形成。例如，p型金属层U6可包括金属碳 化物层，例如包括相对高浓度的氮的碳化钛。类似于高k栅介电层115，在本实施 例中，p型金属层116的部分覆盖沟槽113和114同时该层的部分溢出到介电层145 上。
在高k栅介电层115上形成p型金属层116后，可在p型金属层116上沉积 掩模层125，从而填充沟槽113和114。掩模层125可包括玻璃上旋涂("SOG") 材料，它用于在蚀刻p型金属层116的第二部分前对该金属层的第一部分进行掩模。 如图ll所示，SOG层125的第一部分126覆盖高k栅介电层115的第一部分118， 而SOG层125的第二部分127覆盖高k栅介电层115的第二部分119。掩模128(例 如，图案化的光刻胶层)覆盖SOG层125的第一部分126。 SOG层125可被沉积到 p型金属层116上，且可利用常规工艺来形成掩模128，正如本领域的技术人员所 清楚的。
然后去除SOG层125的第二部分127，同时保留SOG层125的第一部分126。 常规的SOG蚀刻工艺可用于去除第二部分127。该去除步骤曝露p型金属层116 的部分129。然后去除p型金属层116的曝露部分129，如图lm所示。在去除曝 露部分129、掩模128和SOG层125的第一部分126后，得到图ln的结构。可使 用常规的工艺步骤来去除曝露部分129、掩模128和第一部分126 —正如本领域的 技术人员所清楚的。
在本发明的方法中应用SOG材料作为掩模材料至少出于以下原因是有益的。 这种SOG材料可填充例如光刻胶之类的其它材料可能没有充分填充的窄沟槽。此 外，用于去除SOG材料的常规的蚀刻工艺可在不去除大部分下面的p型金属层的
情况下有效地去除这种材料。
在蚀刻p型金属层116后，可在p型金属层116上沉积第二金属层120，如图 lo所示。在该实施例中，第二金属层120包括n型金属层，它可包括可用其获得 金属NMOS栅电极的任何导电材料。可用于形成n-型金属层120的n型材料包括 铪、锆、钛、钽、铝及包括这些元素的金属碳化物，即，碳化钛、碳化锆、碳化钽、 碳化铪和碳化铝。n型金属层120或者可包括铝化物，例如，包括铪、锆、钛、钽 或鸨的铝化物。
n型金属层120较佳地具有约3.9eV至约4.2eV的功函数，并可利用公知的 PVD或CVD工艺形成于高k栅介电层115的第二部分119上以及p型金属层116 的其余部分上。类似于p型金属层116， n型金属层120应足够厚以保证形成于其 上的任何材料不会显著影响其功函数。同样类似于p型金属层116， n型金属层120 的厚度较佳地在约25埃至约300埃之间，更佳的是在约50埃至约100埃之间。
在该实施例中，在高k栅介电层115的第二部分119上以及在p型金属层116
的剩余部分上形成n型金属层120后，在n型金属层120上形成填充金属121。填 充金属121填充沟槽11，3和U4的剩余部分，并且覆盖介电层145，如图lp所示。 填充金属121较佳地包括可易于抛光的金属，并且较佳地利用常规的金属沉积工艺 沉积在整个器件上。这一填充金属可包括，例如，氮化钛、鸨、钛、铝、钽、氮化 钽、钴、铜或镍。在一个特别优选的实施例中，填充金属121包括氮化钛。可利用 不会显著影响下面的n型金属层120或下面的p型金属和介电层的适当的CVD或 PVD工艺来沉积氮化钛。
在形成图lp的结构后，从介电层145上去除填充金属121、 n型金属层120、 p型金属层116和高k栅介电层115以形成图lq的结构。可利用适当的CMP或蚀 刻工艺来从介电层145去除这些层。在一个较佳实施例中，可采用CMP和蚀刻工 艺的组合，例如去除填充金属121的CMP步骤，然后是去除n型金属层120、 p 型金属层U6和高k栅介电层115的蚀刻步骤。在该实施例中，所得的器件包括金 属PMOS栅电极和金属NMOS栅电极。
在从介电层145上去除填充金属121、 n型金属层120、 p型金属层116和高k 栅介电层115后，可利用常规的沉积工艺在所得结构上沉积覆盖介电层(未示出)。 沉积这种覆盖介电层之后用于完成该器件的处理步骤(例如，形成器件的触点、金 属互连和钝化层)是本领域的技术人员所公知的，且这里不再描述。
本发明的方法可使本领域的技术人员利用替代栅工艺来制造包括高k栅电介 质和金属栅电极的半导体器件，该半导体器件可靠并提供高性能。虽然以上描述指 定了可用于本发明方法的某些步骤和材料，但本领域的技术人员将意识到可进行许
多修改和替换。因此，所有这些修改、替换和增加都落入由所附权利要求书限定的 本发明的精神和范围内。
权利要求
1.一种半导体器件的制造方法，包括在衬底上形成二氧化硅层；将氮添加到所述二氧化硅层以形成氮化二氧化硅层；在所述氮化二氧化硅层上形成牺牲层；去除所述牺牲层以形成沟槽；在所述氮化二氧化硅层上以及所述沟槽内形成高k栅介电层；以及在所述高k栅介电层上形成金属栅电极。
2. 如权利要求l所述的方法，其特征在于，所述高k栅介电层包括选自由氧 化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化 钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌酸铅锌组成的 组的材料。
3. 如权利要求l所述的方法，其特征在于，应用快速热氮化工艺以形成所述 氮化二氧化硅层，所述快速热氮化工艺包括将所述二氧化硅层在至少约98(TC的温度下曝露于氨中。
4. 如权利要求l所述的方法，其特征在于所述氮化二氧化硅层的厚度小于约io埃；所述牺牲层的厚度在约500埃至约1100埃之间并包括多晶硅； 所述牺牲层通过将其曝露于包括氢氧化物源的水溶液中来去除；以及 所述高k栅介电层的厚度在约5埃至约20埃之间。
5. 如权利要求l所述的方法，其特征在于，所述金属栅电极包括选自由铪、 锆、钛、钽、铝、金属碳化物、铝化物、钌、钯、铂、钴、镍以及导电金属氧化物 组成的组的材料。
6. —种半导体器件的制造方法，包括 在衬底上形成二氧化硅层；将氮添加到所述二氧化硅层以形成氮化二氧化硅层；在所述氮化二氧化硅层上形成含多晶硅的层；在所述含多晶硅的层上形成硬掩模层；蚀刻所述硬掩模层、所述含多晶硅的层以及所述氮化二氧化硅层，以形成覆 盖图案化的含多晶硅的层和图案化的氮化二氧化硅层的硬掩模；在所述图案化的含多晶硅的层和所述图案化的氮化二氧化硅层的相对侧上形 成第一和第二隔片；将所述图案化的含多晶硅的层曝露于包括氢氧化物源的水溶液中，以去除所 述图案化的含多晶硅的层，同时保留所述图案化的氮化二氧化硅层，并形成位于所 述第一和第二隔片之间的沟槽；在所述图案化的氮化二氧化硅层上和所述沟槽内形成高k栅介电层；以及在所述高k栅介电层上形成金属栅电极。
7. 如权利要求6所述的方法，其特征在于 所述氮化二氧化硅层的厚度小于约10埃；所述含多晶硅的层的厚度在约500埃至约1100埃之间；以及 所述高k栅介电层的厚度在约5埃至约20埃之间。
8. 如权利要求6所述的方法，其特征在于-所述高k栅介电层包括选自由氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化 锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧 化铝、氧化钽钪铅以及铌酸铅锌组成的组的材料；以及所述金属栅电极包括金属层，所述金属层包括选自由铪、锆、钛、钽、铝、 金属碳化物、铝化物、钌、钯、铂、钴、镍以及导电金属氧化物组成的组的材料。
9. 如权利要求8所述的方法，其特征在于，所述金属层包括选自由铪、锆、 钛、钽、铝、金属碳化物以及铝化物组成的组的材料，并具有在约3.9eV至约4.2eV 之间的功函数。
10. 如权利要求8所述的方法，其特征在于，所述金属层包括选自由钌、钯、 铂、钴、镍以及导电金属氧化物组成的组的材料，并具有在约4.9eV至约5.2eV之 间的功函数。
11. 一种半导体器件的制造方法，包括 在衬底上形成二氧化硅层；将氮添加到所述二氧化硅层以形成氮化二氧化硅层；在所述氮化二氧化硅层上形成含多晶硅的层；在所述含多晶硅的层上形成含氮化硅的层；蚀刻所述含氮化硅的层、所述含多晶硅的层以及所述氮化二氧化硅层，以形 成覆盖第一和第二图案化的含多晶硅的层以及第一和第二图案化的氮化二氧化硅 层的第一和第二含氮化硅的硬掩模；在所述第一图案化的含多晶硅的层和所述第一图案化的氮化二氧化硅层的相 对侧上形成第一和第二隔片，并在所述第二图案化的含多晶硅的层和所述第二图案 化的氮化二氧化硅层的相对侧上形成第三和第四隔片；从所述第一和第二图案化的含多晶硅的层去除所述第一和第二含氮化硅的硬掩模；将所述第一和第二图案化的含多晶硅的层曝露于包括氢氧化物源的水溶液 中，以去除所述第一和第二图案化的含多晶硅的层，同时保留所述第一和第二图案 化的氮化二氧化硅层，并形成位于所述第一和第二隔片之间的第一沟槽和位于所述 第三和第四隔片之间的第二沟槽；在所述第一和第二氮化二氧化硅层上和所述第一和第二沟槽内形成高k栅介 电层；在所述高k栅介电层上形成金属层；在所述金属层上形成掩模层，所述掩模层的第一部分覆盖所述高k栅介电层 的第一部分，而所述掩模层的第二部分覆盖所述高k栅介电层的第二部分；去除所述掩模层的第二部分，同时保留所述掩模层的第一部分，从而曝露部 分所述金属层；去除所述金属层的曝露部分以形成覆盖所述高k栅介电层的第一部分但不覆 盖所述高k栅介电层的第二部分的第一金属层； 去除所述掩模层的第一部分；以及在所述第一金属层上以及所述高k栅介电层的第二部分上形成第二金属层， 所述第二金属层覆盖所述第一金属层并覆盖所述高k栅介电层的第二部分。
12. 如权利要求ll所述的方法，其特征在于，所述高k栅介电层的厚度在约 5埃至约20埃之间，并包括选自由氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化 锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧 化铝、氧化钽钪铅以及铌酸铅锌组成的组的材料。
13. 如权利要求ll所述的方法，其特征在于所述第一金属层包括选自由钌、钯、铂、钴、镍以及导电金属氧化物组成的 组的材料，并具有在约4.9eV至约5.2eV之间的功函数；以及所述第二金属栅电极包括选自由铪、锆、钛、钽、铝、金属碳化物以及铝化 物组成的组的材料，并具有在约3.9eV至约4.2eV之间的功函数。
14. 如权利要求11所述的方法，其特征在于，所述第一金属层包括厚度在约50埃至约100埃之间的p型金属层，而所述第二金属层包括厚度在50埃至约100 埃的n型金属层，并且所述方法还包括在所述n型金属层上形成填充金属。
15. 如权利要求14所述的方法，其特征在于，所述填充金属选自由氮化钛、 钨、钛、铝、钽、氮化钽、钴、铜和镍组成的组。
16. 如权利要求ll所述的方法，其特征在于，应用快速热氮化工艺来形成所 述氮化二氧化硅层，所述快速热氮化工艺包括在至少约98(TC的温度下将所述二氧 化硅层曝露于氨。
17. 如权利要求ll所述的方法，其特征在于，所述含氮化硅的层的厚度在约 800埃至约1000埃之间，且所述掩模层包括旋压玻璃(spin-on-glass)。
18. 如权利要求ll所述的方法，其特征在于，所述第一和第二图案化的含多 晶硅的层通过将所述第一和第二图案化的含多晶硅的层曝露于包括约0.1%至约 10%体积的氢氧化物源的水溶液来去除，所述氢氧化物源选自由氢氧化铵和氢氧化 四乙基铵组成的组。
19. 如权利要求18所述的方法，其特征在于，所述第一和第二图案化的含多 晶硅的层在约20。C至约3(TC的温度下曝露于所述水溶液中，所述水溶液包括去离 子水中的约0.1%至约5%体积的氢氧化铵，并且其中施加声能同时将所述第一和第 二图案化的含多晶硅的层以约700KHz至约1000KHz之间的频率曝露于所述水溶 液中，同时以约3至8瓦/ci^来耗散。
20. 如权利要求18所述的方法，其特征在于，所述第一和第二图案化的含多 晶硅的层在约20。C至约3(TC的温度下曝露于所述水溶液中至少约IO分钟，所述水 溶液包括去离子水中的约2%至约10%体积的氢氧化四乙基铵。
全文摘要
描述了一种半导体器件的制造方法。该方法包括将氮添加到二氧化硅层以在衬底上形成氮化二氧化硅层。在氮化二氧化硅层上形成牺牲层后，去除牺牲层以形成沟槽。在沟槽内的氮化二氧化硅层上形成高k栅介电层，且在高k栅介电层上形成金属栅电极。
文档编号H01L21/8238GK101099241SQ200580046271
公开日2008年1月2日 申请日期2005年12月7日 优先权日2004年12月7日
发明者J·卡瓦利罗斯, J·布拉斯克, J·麦滋, M·多齐, M·梅茨, R·乔, S·裴, S·达塔 申请人:英特尔公司