专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种例如功率MOSFET(金属氧化物半导体场效应晶体管，Metal Oxide Semiconductor Field Effect Transistor)这样的半导体器件。
背景技术：
功率MOSFET所代表的功率半导体器件，由于导通电阻低且可高速开关，所以可有效地控制高频大电流。因此，功率MOSFET作为小型功率转换元件正被广泛地利用在例如个人计算机的电源部件中。
功率MOSFET是具有将形成于在半导体衬底上配置的外延层中的多个单元的栅电极共用连接的结构的半导体芯片。此FET中，存在源电极形成在半导体衬底的背面、漏电极形成在单元侧的类型(例如日本特开2004-158813的图1及图2)。
在此类型中，由于栅电极和漏电极夹持层间绝缘膜，并形成在晶片表面侧，所以在层间绝缘膜间就会产生栅和漏的寄生电容(反馈电容Crss)。反馈电容大大影响了开关速度，反馈电容大时，开关速度就会下降。
发明内容
根据本发明的一种方式的半导体器件，其特征在于，包括具有表面和背面的半导体衬底；在上述半导体衬底的表面上形成的半导体层；在上述半导体层中形成的第一导电型的基区；在上述基区中形成的第二导电型的源区；与上述源区隔开间隔在上述半导体层中形成的第二导电型的漏区；在上述源区和上述漏区之间的上述半导体层上隔着栅绝缘膜形成的栅电极；在上述半导体层上形成为覆盖上述栅电极的第一层间绝缘膜；使上述基区和上述源区短路的短路电极；覆盖上述第一层间绝缘膜及上述短路电极的第二层间绝缘膜；在上述第二层间绝缘膜的整个面形成、且利用形成在上述第一及第二层间绝缘膜的接触孔而与上述漏区连接的漏电极；以及在上述半导体衬底的背面形成的源电极；关于从上述源区向上述漏区的方向，直至上述短路电极的侧面的位置与上述栅电极的上述漏区侧的侧面的位置至少相同为止，上述短路电极在上述第一层间绝缘膜上沿从上述源区向着上述漏区的方向延伸。
本发明的另一种方式的半导体器件，其特征在于，包括具有表面和背面的半导体衬底；在上述半导体衬底的表面上形成的半导体层；在上述半导体层中形成的第一导电型的基区；在上述基区中形成的第二导电型的源区；与上述源区隔开间隔在上述半导体层中形成的第二导电型的漏区；在上述源区和上述漏区之间的上述半导体层上隔着栅绝缘膜形成的栅电极；在上述半导体层上形成为覆盖上述栅电极的第一层间绝缘膜；使上述基区和上述源区短路的短路电极；覆盖上述第一层间绝缘膜及上述短路电极的第二层间绝缘膜；形成在上述第二层间绝缘膜上、且利用形成在上述第一及第二层间绝缘膜中的接触孔与上述漏区连接的漏电极；以及在上述半导体衬底的背面形成的源电极；上述漏电极处于比上述栅电极的上述漏区侧的侧面更靠近上述接触孔侧的位置。
本发明的再另一种方式的半导体器件，其特征在于，包括具有表面和背面的半导体衬底；在上述半导体衬底的表面上形成的半导体层；在上述半导体层中形成的第一导电型的基区；在上述基区中形成的第二导电型的源区；与上述源区隔开间隔在上述半导体层中形成的第二导电型的漏区；在上述源区和上述漏区之间的上述半导体层上隔着栅绝缘膜形成的栅电极；在上述半导体层上形成为覆盖上述栅电极的第一层间绝缘膜；使上述基区和上述源区短路的短路电极；覆盖上述第一层间绝缘膜及上述短路电极的第二层间绝缘膜；形成在上述第二层间绝缘膜上、且利用形成在上述第一及第二层间绝缘膜中的接触孔与上述漏区连接的漏电极；以及在上述半导体衬底的背面形成的源电极；上述漏电极位于上述栅电极上的一部分被部分去除。
本发明的其他方式的半导体器件，其特征在于，包括具有表面和背面的半导体衬底；在上述半导体衬底的表面上形成的半导体层；在上述半导体层中形成的第一导电型的基区；在上述基区中形成的第二导电型的源区；与上述源区隔开间隔在上述半导体层中形成的第二导电型的漏区；在上述源区和上述漏区之间的上述半导体层上隔着栅绝缘膜形成的栅电极；在上述半导体层上形成为覆盖上述栅电极的第一层间绝缘膜；使上述基区和上述源区短路的短路电极；覆盖上述第一层间绝缘膜及上述短路电极的第二层间绝缘膜；形成在上述第二层间绝缘膜的整个面上、且利用形成在上述第一及第二层间绝缘膜中的接触孔与上述漏区连接的漏电极；以及在上述半导体衬底的背面形成的源电极。在形成有上述第一层间绝缘膜的区域上，上述第二层间绝缘膜的表面比去除了上述第一层间绝缘膜的区域上的位置更高。
图1是第1实施方式的半导体器件的一部分的平面图。
图2是沿图1的A1-A2线的剖面图。
图3是沿图1的B1-B2线的剖面图。
图4是表示反馈电容和短路电极的侧面位置的关系的曲线图。
图5是第2实施方式的半导体器件的剖面图。
图6是第3实施方式的半导体器件的一部分的平面图。
图7是沿图6的C1-C2线的剖面图。
图8是第4实施方式的半导体器件的一部分的平面图。
图9是沿图8的D1-D2线的剖面图。
图10是第5实施方式的半导体器件的剖面图。
图11是第6实施方式的半导体器件的剖面图。
图12是组合第1实施方式和第5实施方式的半导体器件的剖面图。
具体实施例方式
使用
本发明的实施方式。在说明各实施方式的附图中，对于与已经说明过的附图的符号所表示的要素相同或相应的要素，赋予相同的符号并省略其说明。各实施方式的半导体器件是功率MOSFET。这些半导体器件虽然是栅绝缘膜含有氧化硅膜的MOS型，但本发明的实施方式不限定于此，也能够适用于栅绝缘膜由氧化硅之外的绝缘膜(例如高电介质膜)形成的MIS(金属绝缘体半导体，MetalInsulator Semiconductor)型。
在第1实施方式中，延伸短路电极以便使短路电极的侧面的位置与栅电极的漏区侧的侧面的位置相同，由此可减小栅和漏之间的寄生电容(反馈电容Crss)。图1是第1实施方式的半导体器件1的一部分的平面图。图2是沿图1的A1-A2线的剖面图。图3是沿图1的B1-B2线的剖面图。
半导体器件1包括p+型硅衬底(半导体衬底的一个例子)3及在其表面上形成的半导体层即p-型外延层5。硅衬底3具有p+型的源区的功能。硅衬底3的整个背面与源电极7相接触。
在外延层5中，形成多个单元9。单元9包括在外延层5的表层彼此隔开间隔形成的n+型漏区11及n型源区13、在漏区11和源区13之间的外延层5上隔着栅氧化膜(栅绝缘膜的一个例子)5形成的栅电极17。
各单元9的栅电极17在外延层5上向同一方向延伸，共用连接到与其正交的栅布线19。栅电极17及栅布线19含有多晶硅，同时构图栅电极17和栅布线19。在栅布线19和外延层5之间配置有与栅氧化膜15同时形成的绝缘膜21(图3)。
在漏区11和栅电极17之间的外延层5中形成与漏区11相连的n型LDD(轻掺杂漏，Lightly Doped Drain)区23。在外延层5中，在栅电极17之下，形成与LDD区23相连、且比漏区11更深的p型基区25。栅电极17下的基区25的表层是沟道形成区27。经由沟道和LDD区23，漏区11与源区13导通。
在基区25中，彼此隔开间隔形成邻接的单元9的源区13。在此间隔中，形成贯通基区25直至到达硅衬底3的p+型的导通区29。
在外延层5上形成第一层间绝缘膜(例如氧化硅膜)31以便覆盖栅电极17及栅布线19。在第一层间绝缘膜31中，在导通区29上，设置露出源区13和基区25的通孔33。在通孔33中形成铝的短路电极35。短路电极35将源区13和基区25短路。短路电极35的形状是第1实施方式的主要特征，此后将通过第1实施方式的效果对其加以说明。
在栅布线19之上，隔着第一层间绝缘膜31，形成与栅布线19相同方向延伸的铝布线37。同时形成铝布线37和短路电极35。铝布线37通过形成在第一层间绝缘膜31中的接触部39与栅布线19相连接。
短路电极35、铝布线37及第一层间绝缘膜31被第二层间绝缘膜(例如氧化硅膜)41所覆盖。在第二层间绝缘膜41及第一层间绝缘膜31中，形成与漏区11相连接的接触孔43。在第二层间绝缘膜41的整个面形成金属(例如铝)制的漏电极45。由此，半导体器件1的表面之中，除了形成栅电极用焊盘的区域(未图示)之外，都被漏电极45覆盖。栅电极用焊盘是连接栅电极17和外部的焊盘。将成为漏电极45的上述金属埋入接触孔43内，与漏区11相连接。为了在接触孔43内容易地将金属埋入，可将接触孔43的上部的侧面加工成锥形形状。
接着，说明第1实施方式的主要效果。作为反馈电容Crss的栅和漏之间的寄生电容是将下面(1)、(2)、(3)相加的值。
(1)栅电极17和LDD区23及漏区11的寄生电容(2)栅电极17和接触孔43内的漏电极45的寄生电容(3)栅电极17和第二层间绝缘膜41上的漏电极45的寄生电容图2所示的第1实施方式的半导体器件1，关于从源区13向漏区11的方向，到短路电极35的侧面47的位置与栅电极17的漏区侧的侧面51的位置变为相同(大致相同)为止，短路电极35在第一层间绝缘膜31上，沿着从源区13向漏区11的方向延伸。如此，利用短路电极35的一部分完全覆盖栅电极17的上表面53，由此能够减小上述(3)的寄生电容。因此，根据第1实施方式，就能够减小反馈电容，能够实现开关的高速化。
根据第1实施方式，通过模拟确认出能够减小反馈电容。图4是表示其结果的曲线图。横轴是短路电极35的侧面47的位置，纵轴是反馈电容Crss。a.u.(arbitraryunit)是任意的单位。在横轴上，设栅电极17的源区侧的侧面55的位置为零。
图中表明短路电极35的侧面47的位置与栅电极17的漏区侧的侧面51的位置相同的情况(P1)，与其位于源区13侧的情况(P2、P3)相比，反馈容量Crss变小了。如此，根据第1实施方式，从模拟的结果也表明了能够减小反馈容量。
图5是第2实施方式的半导体器件61的剖面图，与图2相对应。第2实施方式与第1实施方式的主要不同是短路电极35的侧面47的位置。即，关于从源区13向漏区11的方向，短路电极35的侧面47的位置比栅电极17的漏区侧的侧面51的位置更靠近接触孔43侧。栅电极17和接触孔43的距离比加工尺寸的最小值大的情况下，能够实现第2实施方式的半导体器件61。
根据第2实施方式，通过图4的曲线图可说明比第1实施方式更能减小反馈电容Crss。图中表明短路电极35的侧面47的位置处于比栅电极17的漏区侧的侧面51的位置更靠近接触孔43侧的情况(P4、P5、P6)，与侧面47的位置与侧面51的位置相同的情况(P1)相比，反馈电容Crss变小了。
图6是第3实施方式的半导体器件71的一部分的平面图，与图1相对应。但是，图6中，示出了栅电极17、栅布线19、短路电极35、漏电极45，省略了杂质区。图7是沿图6的C1-C2线的剖面图，与图2相对应。
在第3实施方式中，第二层间绝缘膜41上的漏电极45，并不是形成在第二层间绝缘膜41的整个面，而是在比栅电极17的漏区侧的侧面51更靠近接触孔43侧的位置处。因此，栅电极17的上表面53上不存在漏电极45。因此，由于能够减小第1实施方式中说明的(3)的寄生电容，即栅电极17和第二层间绝缘膜41上的漏电极45的寄生电容，所以可减小反馈电容。
再有，形成在半导体器件71中的短路电极35的侧面47的位置，关于从源区13向漏区11的方向，与栅电极17的源区侧的侧面55的位置相同。因此，与此前的实施方式不同，栅电极17的上表面53没有被短路电极35所覆盖。即使这种结构，由于在栅电极17的上表面53之上不存在漏电极45，也不会增加反馈电容。
图8是第4实施方式的半导体器件81的一部分的平面图，与图6相对应。但是，图9是沿图8的D1-D2线的剖面图。沿图8的C1-C2线的剖面图与图7相同。以与第3实施方式不同点为中心说明第4实施方式。
第4实施方式的半导体器件81与第3实施方式的半导体器件71的不同是漏电极45的平面形状。即，在半导体器件81中，位于第二层间绝缘膜41上的漏电极45具有平行部83和多个交叉部85。平行部83，位于比栅电极17的漏区侧的侧面51更靠近接触孔43侧的位置，并与栅电极17平行。平行部83的形状与图6所示的漏电极45的形状相同。
多个交叉部85从平行部83分支出来，与栅电极17交叉。由于这些交叉部85按栅电极17的延伸方向以规定的间距排列，所以漏电极45成为位于栅电极17上的部分被一部分去除了的状态。因此，第4实施方式的半导体器件81，在栅电极17的上表面53之上没有部分存在漏电极45。因此，根据第4实施方式，由于能够减小栅电极17和第二层间绝缘膜41上的漏电极45的寄生电容，所以就能够减小反馈电容。
第4实施方式的半导体器件81的漏电极45的面积，因交叉部85的存在，比第3实施方式的半导体器件71的漏电极45的面积更大。因此，如果采用第4实施方式，与第3实施方式相比，就能够进一步降低漏电极45的布线电阻。
图10是本发明的第5实施方式的半导体器件91的剖面图。以与图6及图7所示的第3实施方式的半导体器件71不同点为中心说明第5实施方式。在第二层间绝缘膜41的整个面上形成半导体器件91的漏电极45。
半导体器件91的第二层间绝缘膜41由于没有进行平坦化处理，所以第二层间绝缘膜41的表面93反映出下底形状。因此，第二层间绝缘膜41的表面93，形成有第一层间绝缘膜31的区域97上的位置比去除了第一层间绝缘膜31的区域95上的位置高。
由于栅电极17被第一层间绝缘膜31所覆盖，所以栅电极17之上的第二层间绝缘膜41的表面93位于比较高的位置。因此，即使漏电极45存在于栅电极17的上表面53之上，漏电极45和栅电极17之间的距离也会变得比较大。其结果，如果采用第5实施方式，则由于能够减小栅电极17和第二层间绝缘膜41上的漏电极45的寄生电容，所以就能够减小反馈电容。
图11是第6实施方式的半导体器件101的剖面图。以与图2所示的第1实施方式的半导体器件1不同点为中心说明半导体器件101。第6实施方式的半导体器件101的短路电极35的厚度比第1实施方式的半导体器件1的短路电极的厚度薄，小于等于0.3μm。
在半导体器件101的漏电极45上，配置有带状电极板103。在将带状电极板103按压在漏电极45上的同时，通过对带状电极板103施加热或超声波，来将带状电极板103粘贴在漏电极45上。
于是，当接触孔43的纵横比(接触孔的深度/接触孔的入口的口径)大时，在接触孔43内就不能完全填埋进金属，会产生漏电极45和漏区11的接触不良。如果降低第二层间绝缘膜41、短路电极35的厚度，就能够减小纵横比。
但是，由于第二层间绝缘膜41由氧化硅膜构成，如果降低第二层间绝缘膜41的厚度，则在粘贴带状电极板103时，在第二层间绝缘膜41上就容易产生裂纹。因此，装配带状电极板103时，就必须定量地确保第二层间绝缘膜41的厚度。
由金属构成的短路电极35，比由氧化硅膜构成的第二层间绝缘膜41，对应压缩应力的能力强。因此，在第6实施方式中，降低了短路电极35的厚度。由此，既减小了接触孔43的纵横比，又能够定量地确保第二层间绝缘膜41的厚度。
在第6实施方式中，虽然说明的是将厚度薄的短路电极35适当地用于第1实施方式的半导体器件1中的情况，但带状电极板103及厚度薄的短路电极35也能够适用于其他实施方式。
为了进一步减小栅电极17和第二层间绝缘膜41上的漏电极45的寄生电容，作为本发明的实施方式，可考虑第1～第5实施方式的组合。下面说明组合。
(1)将第1实施方式和第4实施方式组合的结构或者将第2实施方式和第4实施方式组合的结构。即，在第1(或第2)实施方式中，代替第1(或第2)实施方式的漏电极45，构成配置了如图8所示的第4实施方式的漏电极45的结构。
(2)将第1实施方式和第5实施方式组合的结构。即，如图12所示的半导体器件111，代替图2所示的第1实施方式的第二层间绝缘膜41，构成配置了如图10所示的第5实施方式的第二层间绝缘膜41的结构。即使将第2实施方式和第5实施方式组合也有同样的结构。
(3)将第4实施方式和第5实施方式组合的结构。即，在第4实施方式的半导体器件中，代替第4实施方式的第二层间绝缘膜41，构成配置了第5实施方式的第二层间绝缘膜41的结构。
(4)将第1实施方式和第4实施方式和第5实施方式组合的结构或者将第2实施方式和第4实施方式和第5实施方式组合的结构。即，在第1(或第2)实施方式的半导体器件中，构成代替第1(或第2)实施方式的漏电极45配置第4实施方式的漏电极45，代替第二层间绝缘膜41配置了第5实施方式的第二层间绝缘膜41的结构。
再有，针对(1)～(4)的各种组合，也可将第6实施方式的带状电极板103及薄型短路电极35加以组合。
权利要求
1.一种半导体器件，其特征在于，包括具有表面和背面的半导体衬底；在上述半导体衬底的表面上形成的半导体层；在上述半导体层中形成的第一导电型的基区；在上述基区中形成的第二导电型的源区；与上述源区隔开间隔而在上述半导体层中形成的第二导电型的漏区；在上述源区和上述漏区之间的上述半导体层上隔着栅绝缘膜形成的栅电极；在上述半导体层上形成为覆盖上述栅电极的第一层间绝缘膜；使上述基区和上述源区短路的短路电极；覆盖上述第一层间绝缘膜及上述短路电极的第二层间绝缘膜；形成在上述第二层间绝缘膜上、且利用在上述第一及第二层间绝缘膜中形成的接触孔与上述漏区连接的漏电极；以及在上述半导体衬底的背面形成的源电极，关于从上述源区向上述漏区的方向，直至上述短路电极的侧面的位置与上述栅电极的上述漏区侧的侧面的位置至少相同为止，上述短路电极在从上述源区向上述漏区的方向上在上述第一层间绝缘膜上延伸。
2.根据权利要求1中所述的半导体器件，其特征在于，上述漏电极的位于上述栅电极上的一部分被部分去除。
3.根据权利要求2中所述的半导体器件，其特征在于，上述漏电极位于比上述栅电极的上述漏区侧的侧面更靠近上述接触孔侧，而且具有与上述栅电极平行的平行部和自此处分支而与上述栅电极交叉的多个交叉部。
4.根据权利要求1中所述的半导体器件，其特征在于，上述第二层间绝缘膜的表面，在形成有上述第一层间绝缘膜的区域上的位置，比去除了上述第一层间绝缘膜的区域上的位置高。
5.根据权利要求1中所述的半导体器件，其特征在于，上述漏电极的位于上述栅电极上的一部分被部分去除；上述第二层间绝缘膜的表面，在形成有上述第一层间绝缘膜的区域上的位置，比去除了上述第一层间绝缘膜的区域上的位置高。
6.根据权利要求1中所述的半导体器件，其特征在于，上述漏电极形成在上述第二层间绝缘膜的整个面。
7.根据权利要求1中所述的半导体器件，其特征在于，关于从上述源区向上述漏区的方向，上述短路电极的侧面的位置与上述栅电极的上述漏区侧的侧面的位置相同。
8.根据权利要求1中所述的半导体器件，其特征在于，关于从上述源区向上述漏区的方向，上述短路电极的侧面的位置比上述栅电极的上述漏区侧的侧面的位置更靠近上述接触孔侧。
9.根据权利要求1中所述的半导体器件，其特征在于，上述短路电极的厚度小于等于0.3μm。
10.根据权利要求9中所述的半导体器件，其特征在于，在上述漏电极上配置有带状电极板。
11.一种半导体器件，其特征在于，包括具有表面和背面的半导体衬底；在上述半导体衬底的表面上形成的半导体层；在上述半导体层中形成的第一导电型的基区；在上述基区中形成的第二导电型的源区；与上述源区隔开间隔而在上述半导体层中形成的第二导电型的漏区；在上述源区和上述漏区之间的上述半导体层上隔着栅绝缘膜形成的栅电极；在上述半导体层上形成为覆盖上述栅电极的第一层间绝缘膜；使上述基区和上述源区短路的短路电极；覆盖上述第一层间绝缘膜及上述短路电极的第二层间绝缘膜；形成在上述第二层间绝缘膜上、且利用形成在上述第一及第二层间绝缘膜中的接触孔与上述漏区连接的漏电极；以及在上述半导体衬底的背面形成的源电极，上述漏电极的位于上述栅电极上的部分至少被部分地去除。
12.根据权利要求11中所述的半导体器件，其特征在于，上述漏电极位于比上述栅电极的上述漏区侧的侧面更靠近上述接触孔侧。
13.根据权利要求11中所述的半导体器件，其特征在于，上述漏电极位于比上述栅电极的上述漏区侧的侧面更靠近上述接触孔侧，而且具有与上述栅电极平行的平行部、和自此处分支而与上述栅电极交叉的多个交叉部。
14.根据权利要求11中所述的半导体器件，其特征在于，上述第二层间绝缘膜的表面，在形成有上述第一层间绝缘膜的区域上的位置，比去除了上述第一层间绝缘膜的区域上的位置更高。
15.根据权利要求11中所述的半导体器件，其特征在于，上述短路电极的厚度小于等于0.3μm。
16.根据权利要求15中所述的半导体器件，其特征在于，在上述漏电极上配置有带状电极板。
17.一种半导体器件，其特征在于，包括具有表面和背面的半导体衬底；在上述半导体衬底的表面上形成的半导体层；在上述半导体层中形成的第一导电型的基区；在上述基区中形成的第二导电型的源区；与上述源区隔开间隔而在上述半导体层中形成的第二导电型的漏区；在上述源区和上述漏区之间的上述半导体层上隔着栅绝缘膜形成的栅电极；在上述半导体层上形成为覆盖上述栅电极的第一层间绝缘膜；使上述基区和上述源区短路的短路电极；覆盖上述第一层间绝缘膜及上述短路电极的第二层间绝缘膜；形成在上述第二层间绝缘膜上、且利用形成在上述第一及第二层间绝缘膜中的接触孔与上述漏区连接的漏电极；以及在上述半导体衬底的背面形成的源电极，上述第二层间绝缘膜的表面，在形成有上述第一层间绝缘膜的区域上的位置，比去除了上述第一层间绝缘膜的区域上的位置高。
18.根据权利要求17中所述的半导体器件，其特征在于，在上述第二层间绝缘膜的整个面形成有上述漏电极。
19.根据权利要求17中所述的半导体器件，其特征在于，上述短路电极的厚度小于等于0.3μm。
20.根据权利要求19中所述的半导体器件，其特征在于，在上述漏电极上配置有带状电极板。
全文摘要
提供一种能够减小反馈电容的半导体器件。作为功率MOSFET的半导体器件(1)，在单元(9)侧形成漏电极(45)，在硅衬底(3)的背面形成源电极(7)。使源区(13)和基区(25)短路的短路电极(35)的一部分，隔着第一层间绝缘膜(31)位于栅电极(17)的上表面(53)之上。关于从源区(13)向漏区(11)的方向，使短路电极(35)的侧面(47)的位置与栅电极(17)的漏区侧的侧面(51)的位置相同。
文档编号H01L29/78GK1828941SQ200610019828
公开日2006年9月6日 申请日期2006年3月1日 优先权日2005年3月4日
发明者鉾本吉孝, 高野彰夫, 田中文悟 申请人:株式会社东芝