专利名称：提供用于沟槽电容器阵列的掩埋板的结构和方法
技术领域：
本发明涉及半导体器件和工艺技术，并且更特别地涉及一种在绝缘体上半导体芯片中提供用于沟槽电容器阵列的掩埋板的结构和方法。
背景技术：
某些类型的半导体芯片包括称作“沟槽电容器”的电容器，因为该电容器的至少一部分形成在一个沟槽内，且该沟槽延伸到半导体衬底的内部。这种电容器利于使用，因为相对于它们提供的电容量，它们占据相对小的衬底表面面积。沟槽电容器还包括一个电容器电介质，通常称为“节点电介质”，其沿沟槽的侧壁延伸。通常，电容器的一个导电板为设置在沟槽内部的内板。另一个导电板为沿沟槽的侧壁、在与沟槽内部的导电板相对的电容器电介质侧上延伸的外板。最典型地，内板也称作“节点电极”，在该板上，使可变电压从一个点及时保持到另一个点。在操作期间，内板经历充电或放电，而外板通常保持在一个恒定电压。
在环绕沟槽的该衬底的外部区域中，通常提供外板作为掺杂半导体材料的区域，在这样的情况下，将该第二个导电板称作“掩埋电容器板”或“掩埋板”。为了在操作期间将掩埋板保持在恒定电压下，掩埋板必须通过导电接触结构连接到外部的电位源。在制造沟槽电容器的一些早期技术中，通过具有均匀p型掺杂剂浓度的衬底的体半导体区域，提供掩埋板的功能，在这样的情况下，这种导电接触可以通过对体半导体区域的任何露出表面的直接接触来提供。
然而，在更多的近期技术中，在紧邻沟槽侧壁的附近，提供掩埋板作为n型掺杂区域，这种掩埋板通过一个称作“n带”的横向延伸而纵向限定的半导体衬底的n型掺杂区域，导电连接到其他沟槽电容器的掩埋板。为了形成使这种沟槽电容器的掩埋板保持在一个恒定电压，必须提供一个导电接触结构，其从衬底的表面延伸到在该表面之下的纵向限定的n带。
按照惯例，掩埋板、n带以及接触该n带的导电接触结构的形成需要一种复杂且成本相对较高的制造工艺。特别是当把沟槽电容器设置在诸如绝缘体上硅(SOI)衬底之类的绝缘体上半导体衬底中时更为如此。参照图1和图2所示的现有技术方法中的处理阶段，可以更好地理解这种复杂处理。如图1所示，SOI衬底10具有多个沟槽12，它们穿过绝缘体上硅(SOI)层16、掩埋氧化物层18，从衬底的主表面14向下延伸，并且至少一定程度上延伸到衬底的p型掺杂体区域20。绝缘电介质22覆盖衬底10的主表面14。
以下列方式形成沿每个沟槽12的侧壁延伸的沟槽电容器。将沟槽12刻蚀到衬底中，之后，在环绕各沟槽12的体半导体区域内，但不在SOI层16内，通过从内部的各沟槽外扩散n型掺杂剂，来形成各沟槽电容器的掩埋板24。在这样的处理期间，保护SOI层16免遭不希望的n型掺杂剂的外扩散。其后，形成各沟槽电容器30的节点电介质26和节点电极28，以完成各个沟槽电容器。
然而，仍需要进一步的处理来形成n带32和导电接触结构。典型地，在完成沟槽电容器之后，通过将n型掺杂剂注入到半导体衬底的一个纵向限定且横向延伸的区域，来形成n带32。这样的处理需要在衬底上的绝缘层22之上形成构图掩膜层，该构图掩膜层允许高能量离子注入到n带32的区域中，而同时保护半导体衬底的其他部分免遭破坏。
另外，在随后或在此之前，必须形成一个如图2所示的导电接触通道(contact via)34，使之从衬底10的主表面14处或该主表面14之上的一个位置延伸，穿过SOI层16、掩埋氧化物层18，进入到体区域20和n带32中，该n带32连接沟槽电容器的掩埋板24。导电接触通道的形成，需要在衬底的主表面14之上形成附加构图掩膜层以及对该层进行光刻构图，通常该附加构图掩膜层为硬掩膜层。其后，穿过绝缘层22、SOI层16、BOX层18刻蚀一个接触孔，并且刻蚀到衬底的体区域20的n带区域32中。随后，用诸如n+掺杂多晶硅导电材料填充接触孔，以形成导电接触结构34。如上述可见，不仅需要单独的掩膜以形成导电接触结构，而且需要一个单独步骤，从而导电地填充接触结构，由此用来形成沟槽电容器30的节点电极28(图1)，以及一个单独步骤，用来背面刻蚀导电填充物或使该导电填充物平面化至衬底的顶表面。这种形成掩埋板、n带和导电接触结构的方法不仅复杂，其包括许多专用处理步骤，而且成本高。这两个掩膜阶段产生有关掩膜的工艺控制、掩膜可能的不对准的困难以及由此产生的不可避免的缺陷。
因此，将希望提供一种低复杂性、低成本的方式来形成这样的结构，其中将沟槽电容器阵列的掩埋板约束到一个在衬底的表面处可用的共同电位。
发明内容
根据本发明的第一方面，提供一种包括沟槽电容器阵列的结构。在这种结构中，绝缘体上半导体衬底包括绝缘体上半导体(“SOI”)层、在该SOI层下面的掩埋氧化物(“BOX”)层、和在该BOX层下面的掩埋半导体区域，该掩埋半导体区域包括一个横向延伸的第一单块半导体区域。沟槽电容器的阵列至少具有布置在BOX层之下的部分。各沟槽电容器包括节点电介质层，沿布置在第一单块半导体区域内的一个沟槽的内壁延伸。各沟槽电容器共享一个公共单块电容器掩埋板，其至少包括第一单块半导体区域的一部分。单块电容器掩埋板具有选自n型和p型的第一单导电类型，其中至少电容器掩埋板的上边界定义一个平面，该平面横向延伸过整个阵列并且平行于衬底的主表面。
根据本发明的另一个方面，提供一种包括沟槽电容器阵列的结构。该结构包括一个包含半导体区域的衬底，和一个沟槽电容器的阵列。各沟槽电容器包括节点电介质层，其沿布置在半导体区域内的一个沟槽的内壁延伸。各沟槽电容器共享一个公共单块电容器掩埋板，其仅具有或为n型或为p型导电性的第一单导电类型。该结构附加地包括一个延伸到半导体区域中的导电接触通路，其中该导电接触通路的深度基本等于沟槽电容器的深度。
根据本发明的又一方面，提供一种用于形成一个包括沟槽电容器阵列的结构的方法。这种方法包括以下步骤a)提供一个包括半导体区域的衬底；b)将沟槽的阵列刻蚀到半导体区域中；c)将接触孔刻蚀到半导体区域中，该接触孔的深度基本等于沟槽的深度；d)形成沿沟槽内壁延伸的沟槽电容器，各沟槽电容器共享一个至少包括半导体区域的一部分的公共单块电容器掩埋板，该公共单块电容器掩埋板仅具有选自n型和p型的第一单导电类型；以及e)在接触孔内形成接触通路，该接触通路导电地接触该单块电容器掩埋板。
图1和图2是说明现有技术结构和方法的示图，用于形成包括掩埋板区域以及对其的导电接触的沟槽电容器的阵列。
图3至图5说明根据本发明第一实施例的形成沟槽电容器的阵列的结构和方法。
图6至图13说明根据本发明第二实施例的形成存储单元阵列的存储单元的结构和方法。
图14至图17说明根据本发明第三实施例的形成存储单元阵列的存储单元的结构和方法。
图18说明根据本发明第四实施例的形成存储单元阵列的体接触存储单元的结构和方法。
具体实施例方式
参照图3，现在将描述第一种方法，用于形成一个掩埋板，同时形成接触该掩埋板的一个导电通路。图3说明一种早期处理。如其中所示，沟槽100的阵列已刻蚀到绝缘体上半导体衬底90中，该衬底90具有牺牲焊盘结构92(说明性地包括一个覆盖在相对薄的焊盘氧化物上面的焊盘氮化物)、绝缘体上半导体(“SOI”)层101、掩埋绝缘体或掩埋氧化物(“BOX”)层103和体半导体层105。接触孔102也已刻蚀到衬底90中。通过同样的处理，同时刻蚀沟槽100和接触孔102，该处理说明性地包括一种反应离子刻蚀(RIE)，其通过由现有光刻构图和刻蚀而在先构图过的一个或多个硬掩膜层来执行。说明性地，随后处理用以形成动态随机存取存储器(DRAM)或嵌入式DRAM阵列的沟槽电容器的沟槽，其具有一个相当小的最大直径104，以便于满足存储单元的密度要求。例如，在一个具体实施例中，各沟槽的最大直径104小于或约为100nm。与之相较，接触孔102的最小直径106基本大于沟槽100的最大直径104，其原因将如下所述而变得明显。例如，接触孔102的最小直径106具有比沟槽的最大直径104大20％或更多的值。。
在刻蚀了沟槽100和接触孔102之后，通过将n型掺杂剂从沟槽100和接触孔102的内部局部外扩散到环绕各沟槽100和接触孔102的体半导体区域的部分中，在衬底的体半导体区域内形成一个单块合并掩埋板108。因素的组合必须协调以实现这种结果。首先，在相邻沟槽100之间的间距110以及在接触孔102和与其相邻的沟槽100之间的必须保持相对较小，例如优选约小于200nm，更优选小于150nm，并且最优选小于或等于沟槽100的最大直径104的尺寸，例如约100nm或更小。另外，外扩散工艺必须以能够产生所需的掺杂剂分布的方式进行。例如，可以将提供高浓度掺杂剂的掺杂剂源，诸如掺砷玻璃或气相砷掺杂，提供到各沟槽100的内壁，并且然后加热衬底至足以将掺杂剂从掺杂剂源驱动到环绕的体区域中的程度，以形成单块合并掩埋板108。这种加热步骤可以通过将衬底90加热到一个高温且非熔点的温度，持续一个相对短的时段来执行，或者还可以地，通过将衬底加热到有助于掺杂剂扩散的一个温度，并然后将衬底保持在这样温度下，直到实现了所希望的掺杂剂渗入(penetration)。
其后，进一步如图3所示，通过匀厚淀积一个具有所选材料的电介质层，在各沟槽100的侧壁114上形成一个电容器电介质，也称为“节点电介质”112。优选地，通过淀积二氧化硅、氮化硅或二氧化硅和氮化硅的一些层组合，形成该节点电介质。还可以的是，可以通过淀积一个“高K”(高电介质常数)电介质材料，诸如基于铪的高k电介质(HfO2、HfON或HfSiON)、氧化钽(Ta2O5)、氧化铝(Al2O3)、铁电电介质材料、沸石、钙钛矿、锆钛酸铅(“PZT”)或任何其他高电介质常数材料，来形成该节点电介质。在该淀积步骤期间，节点电介质112还淀积到沟槽100和接触孔102中。
在节点电介质112形成在沟槽100和接触孔102中之后，淀积一层导电材料118，优选具有n型重掺杂剂浓度的多晶硅，以覆盖在各沟槽内的节点电介质112上面。选择淀积条件使得淀积的多晶硅118层的厚度tp至少达到各沟槽100的直径的一半，因此使得各沟槽100内的多晶硅层合并到其中的一个或多或少连续的节点电极层120。然而，由于接触孔102的较大直径106，在孔102内的淀积多晶硅层118没有合并到填充接触孔102的连续结构。
在如图4所示的随后阶段的处理中，从覆盖在焊盘结构92上面的区域，背面刻蚀淀积的多晶硅，该焊盘结构92在衬底90的表面上。结果，将淀积的多晶硅从接触孔102之内去除，同时将淀积的多晶硅保持在沟槽100内作为一个节点电极。其后还去除节点电介质。在一个实施例中，从接触孔102彻底去除节点电介质，诸如通过选择性地刻蚀节点电介质的材料，到存在于侧壁处的体半导体区域105的材料以及布置在沟槽100内的多晶硅或其他导电填充材料120。例如，当节点电介质由氮化硅或氮氧化硅组成时，可以使用包含氢氟酸和乙二醇(HF/EG)的湿法刻蚀工艺。在该刻蚀工艺的过程中，利用刻蚀工艺的选择性，将导电填充材料120保留在沟槽内。另外，还通过导电填充材料120保护节点电介质112免遭刻蚀。
可选择地，仅从接触孔102的底部去除节点电介质材料，留下接触孔侧壁上的节点电介质层。在这种情况下，可以使用诸如反应离子刻蚀(RIE)的干法刻蚀工艺来去除节点电介质材料。
可选择地，在将隔离层(未示出)形成在接触孔102侧壁的至少上部上或整个侧壁上之后，从接触孔102彻底去除节点电介质材料。
可选择地，通过诸如由浅槽隔离提供的一个或多个绝缘材料，接触孔102的侧壁与SOI层隔离。
其后，如图5所示，淀积导电填充物122以填充接触孔102，此后，例如通过化学机械抛光(“CMP”)或其他适合的平坦化技术，使导电填充物平坦化至焊盘结构92的顶表面94。优选地，该导电填充物为一个基本由n+掺杂多晶硅构成的多晶硅填充物122。在这样的情况下，在淀积多晶硅填充物122之前优选地淀积例如超薄的(≤10埃)氮化硅的导电阻挡层(未示出)以对接触孔102的侧壁和底部进行加衬。该导电阻挡层用来防止接触孔102内的多晶硅填充物122结晶，结晶会在接触孔102的底部和/或侧壁产生晶体缺陷。
图6至图13说明本发明的一个可选实施例。在本实施例中，如图6所示，在刻蚀沟槽之前，形成绝缘体上半导体(SOI)衬底290的n型掺杂层272。这种层272用作沟槽电容器300的阵列的单块掩埋板层272，该沟槽电容器300延伸至该单块掩埋板层272。在用来形成初始SOI衬底的步骤期间，形成该单块掩埋板层272。在这样的可选实施例中，有利地消除了如上参照图3至图5所述用来形成掩埋板的步骤。结果是，在本实施例中，消除了对沟槽之间的间隔以及衬底的加热以将掺杂剂从沟槽内部驱动到掩埋板中所施加的限制。
图7说明一种通过将基础晶片270键合到键合晶片280的工艺，形成初始SOI衬底290的方法。如其中所示，基础晶片270包括一个单块n+型掺杂层272，其稍后将形成电容器掩埋板。如图7所示，任意地，将n型掺杂层272布置在一个本征或p型掺杂基础区域274之上，使得n型掺杂层272和p型掺杂基础区域274一起组成基础晶片270的整个体区域276。
在选择前者时，n型掺杂层272可以通过在p型掺杂基础区域274的顶部上外延生长单晶半导体来形成。例如，可以在硅的顶部外延生长硅或锗硅。作为选择，n型掺杂层基本由n型重掺杂多晶硅或锗硅构成，该n型重掺杂多晶硅或锗硅通过常规淀积技术来形成，诸如低压化学气相淀积(LPCVD)、快速热化学气相淀积(RTCVD)或等离子体增强化学气相淀积(PECVD)。基础晶片270还包括覆在n型掺杂层272上面的绝缘层278，该绝缘层278(以下称作“氧化物层278”)优选地基本由n型掺杂层中提供的半导体的氧化物构成，优选为二氧化硅。n型掺杂层272优选地至少稍微(例如，几百纳米nm或更多)厚于包括工艺容限的体区域276内沟槽的最大刻蚀深度，以便于确保n型掺杂层272用作在延伸到该层中的沟槽的整个长度上方的掩埋板。
键合晶片280包括第一半导体区域282，优选地具有适中的p型或者n型的掺杂剂浓度。例如，当完成的半导体芯片将主要包括n型场效应晶体管(“NFET”)时，第一半导体区域282优选地具有适中的p型掺杂浓度，诸如以与稍后在其中形成的NFET器件的沟道区域的掺杂剂浓度对应。在键合晶片280的键合表面处，绝缘层284，优选地为二氧化硅，也覆盖半导体区域282。然后将这样构成的基础晶片270和键合晶片280进行接合，并且然后通过已知技术，例如抛光和/或劈开(cleave)，将键合晶片280的一部分进行减薄，以形成SOI晶片290。由此得到的SOI晶片290具有一个覆盖在掩埋氧化物或“BOX”层303上的薄SOI层301，该BOX层303依次覆盖在包括n型掺杂层272的衬底的体区域305上面。
初始形成具有n型掺杂层272的SOI晶片290的一种可选方法是通过“SIMOX”工艺，其中通过将含氧物质注入到衬底290的顶表面层301之下的半导体区域中来形成BOX层303，之后进行退火。在这种可选方法中，其开始于这样的衬底或晶片，即其优选为具有n+型导电性的单一体区域。将n型轻掺杂层外延生长在n+体区域上。使该衬底或晶片经受SIMOX处理，以形成掩埋氧化物层，使得BOX层的上表面布置在n+掺杂体区域和轻掺杂外延层的界面处或该界面之上。然后将SOI层301布置在BOX层303之上的轻掺杂外延层中。
图8说明随后的处理阶段，其中形成焊盘结构292以覆盖在SOI层301上面，该焊盘结构优选地包括“焊盘氧化物”294和“焊盘氮化物”296，该“焊盘氧化物”294为接触SOI层301的薄(说明性地，约小于10nm)层氧化物，该“焊盘氮化物”296优选地为布置在焊盘氧化物上方的较厚(说明性，120nm或更大)层氮化硅。为了便于说明和描述，以下将焊盘结构292称作一个单元，除非另外指出。其后，淀积硬掩膜层(未示出)和光刻胶层，以便覆盖在焊盘结构292上面，并且然后通过光刻构图该硬掩膜层和光刻胶层，此后将光刻胶图形转移到硬掩膜层。然后例如通过RIE，刻蚀包括焊盘结构292的SOI衬底290，以形成沟槽300，其穿过焊盘结构292、SOI层301、BOX层303，并延伸到衬底的n掺杂层272中。然后去除硬掩膜层，使得出现所示结构。该沟槽300仅为在衬底290中同时刻蚀的沟槽阵列的许多沟槽300(图6)中的一个。
图9说明随后的处理阶段，即把布置在掺杂半导体层272中的沟槽300的下部310加宽以产生瓶状沟槽300。例如，通过比刻蚀焊盘结构292、SOI层301和BOX层303更快地刻蚀掺杂半导体层272的工艺，可以执行这种处理。
图10说明随后的处理阶段，即淀积节点电介质314以使其沿沟槽300的侧壁316延伸，并且其后淀积导电材料以填充沟槽300用作节点电极/节点导体320。优选地，为了提供在沟槽内部的节点电介质与掺杂层272(其用作掩埋板)的半导体材料之间的工作功能匹配，导电材料基本由n型掺杂多晶硅构成。随后，如图11所示，例如通过选择性地刻蚀到节点电介质314的材料，之后通过刻蚀去除由此从SOI层301的侧壁和焊盘结构292暴露的节点电介质，使掺杂多晶硅填充物凹入到水平面318，该水平面318在BOX层303的上边缘处或在该上边缘之下。在该处理阶段，存在于掺杂层272的掩埋板、节点电介质314和在沟槽300内部的节点电极320的组合，构成沟槽电容器321。
随后，如图12所示，在沟槽300内淀积另一个n+掺杂多晶硅层322作为节点导体320的延伸并作为掺杂剂离子源。其后，将衬底290加热一段时间，并且在一个足以将掺杂剂离子从层322驱动到相邻SOI层301中的温度下进行加热，以形成掩埋带外扩散324。这种掩埋带外扩散将用来提供沟槽电容器321和SOI层301之间的导电连接。
参照图13，然后进行附加处理以形成平面n型场效应晶体管(“NFET”)325，其导电沟道在SOI层301中，该NFET 325通过掩埋带外扩散324导电连接到沟槽电容器321。在这种处理期间，去除曾经覆盖SOI 301的焊盘结构。许多不同技术可用于形成NFET325，这是已知技术，在此不必重复。在与NFET 325相对的沟槽电容器321的一侧上，还形成浅槽隔离(“STI”)区域330，以取代SOI层301，部分地覆盖在沟槽电容器321上面。SOI层301中的标注“N+”和“P-WELL”指示SOI层的掺杂区域，其分别构成NFET的源/漏区域和沟道区域，或者NFET的“本体”。NFET还包括覆盖在沟道区域上面的栅电介质326和覆盖在栅电介质326上面的栅极导体328。最后，导电接触332从STI区域330之上的位置，穿过STI区域330，延伸到掩埋板半导体层272中，以将掩埋板半导体层导电连接到诸如接地的公共电位源。可选择地，接触332将半导体层272连接到除接地之外的公共衬底偏置电位。说明性地，通过在光刻胶(未示出)层中构图一个开口，并例如通过RIE将构图的开口进行转移，以首先形成接触孔，该接触孔穿过STI区域330、BOX层303并且然后进入在STI区域330之下的掩埋板272中。其后，利用导电材料，诸如金属、导电的金属化合物、掺杂多晶硅或其某些组合，填充接触孔，以形成导电接触通路。
可选择地，当不存在STI区域330时，在SOI层301中构图接触孔，此后沿接触孔的侧壁加衬一绝缘体。然后，利用导电材料填充所加衬的接触孔，以形成导电接触通路。
现在将参照图14描述本发明的另一种实施例，其中将沟槽电容器连接到在SOI层401中形成的垂直NFET，而不是平面NFET。图14说明一种完整存储单元450的结构，其包括垂直NFET 440，沿着覆盖在沟槽电容器430上面的沟槽400的侧壁布置。在图14所示的例中，垂直晶体管440包括栅极导体434、栅电介质436和沟道区域435。仅当栅极导体434偏置为适当电压时，沟道区域436允许电流经过。通过沟槽顶部氧化物432，栅极导体434与沟槽电容器430的节点电极420隔开。通过n型掩埋带导体422，垂直晶体管440导电连接到节点电极420，该n型掩埋带导体422布置在刻蚀到BOX层403中的孔中。掩埋带外扩散424在SOI层401内部延伸作为晶体管440的源/漏区域，该掩埋带外扩散424与掩埋带导体422自对准，该掩埋带导体422布置在刻蚀到BOX层403中的环形孔中。在这种情况下，优选地，掩埋带外扩散424和掩埋带导体延伸为围绕沟槽400侧壁的连续环形区域。进一步如图14所示，布置晶体管440的另一个源/漏区域444作为SOI层401的掺杂区域。阵列顶部氧化物(“ATO”)区域445提供覆盖在SOI层401上面的绝缘层。字线455，优选地包括构图的多晶硅线454，在与栅极导体填充物434相接触的结构的上方延伸，该字线455具有绝缘侧壁隔离层456和绝缘帽层458，二者优选地由氮化硅形成。优选地，附加绝缘隔离层459沿沟槽400部分的侧壁加衬，贯穿ATO 445和晶体管的源/漏区域444，该附加绝缘隔离层459优选由氮化硅形成。进一步如图14所示，通过一个贯穿ATO 445的导电位线接触通路446，从上面导电接触该源/漏区域444。
现在将参照图15至图17描述制造存储单元的一种优选方法。SOI晶片的形成和沟槽400的刻蚀如上面参照图7至图8所述那样，该SOI晶片具有焊盘结构392、SOI层401、BOX层403和掺杂半导体区域372，并且制造沟槽电容器430的工艺过程如上面参照图9至图10所述那样。其后，如图15所示，使节点导体420凹进到水平面402，该水平面402在BOX层403的上边缘404之下，此后，从SOI层401和BOX层403的露出部分，去除露出的节点电介质414。其后，例如通过各向同性刻蚀，将BOX层403的露出部分“从下部切割”(“undercut”)，即从SOI层401下方向外刻蚀，以在BOX层403中形成开口448。由此得到的开口448具有围绕沟槽400的原始侧壁位置的环形形状。随后，如图17所示，然后淀积n+掺杂多晶硅层，以填充环形开口和沟槽400，并且然后再次凹进，以留下在开口内保留的掩埋带导体422。然后紧接其后或者在随后的处理阶段之后，可以执行退火，以将掺杂剂，例如砷，从掩埋带导体422驱动到SOI层401中，以形成与掩埋带导体自对准的掩埋带外扩散424。其后，根据已知技术执行进一步的处理，以在沟槽电容器之上形成沿沟槽侧壁延伸的垂直NFET，例如根据在共同拥有的美国专利No.6,426,252B1、No.6,566,177B1或No.6,833,305B2的任一个中所述的方法。
图18说明根据本发明另一种实施例的存储单元500，其中导电体接触408在位于BOX层403下面的掩埋p型掺杂层470与SOI层的p型掺杂阱区域405之间延伸，该区域405形成垂直NFET 440的主体。虽然存储单元500优选地包括导电位线接触通路和字线，如上面关于图14所示出和描述的那样，但为了便于说明，这些元件将从图18省略。在形成氧化层(278；图7)以及将基础晶片键合到键合晶片并减薄键合晶片侧以形成SOI晶片之前，形成p型掺杂层470作为硅的附加外延层或多晶层，覆盖在基础晶片(270；图7)的n型掺杂层472上面。优选地，p型掺杂层470在布置有沟槽400阵列的所有区域上方延伸，并且通过一个附加的导电接触(未示出)保持在希望的电位上，该附加的导电接触贯穿ATO，例如可以提供在沟槽阵列的边缘(未示出)或阵列内一些分立的位置处。
导电体接触通路408优选地在淀积ATO 445之前形成。导电体接触的制作说明性地包括在抗蚀剂层和下面的硬掩膜层(未示出)中光刻构图一个开口，以及/或者在预先存在的焊盘结构392(图15)中光刻构图一个开口。其后，将图形转移到SOI层401和BOX层403，以使该开口延伸至与p型掺杂层470相接触。然后用导电材料，诸如p型掺杂多晶硅、金属、导电金属化合物或其组合，填充该开口410。然后使该开口410内的导电材料凹进，此后，形成绝缘层415，以覆盖在形成导电接触通路408的导电材料上面。可选地，使绝缘层415随后凹进到在源/漏区域444的底部边缘416之上的水平面，然后例如通过在开口处淀积多晶硅以及/或者从n型掺杂源/漏区域444外延生长该层，用n型掺杂半导体材料填充绝缘层之上的开口部分。
虽然已根据其特定优选实施方式描述了本发明，但本领域技术人员会理解到，在不脱离本发明的真实范围和精神的情况下，可以对本发明进行多种修改和改进，而本发明的真实范围和精神仅受以下所附的权利要求限制。
权利要求
1.一种包含沟槽电容器阵列的结构，包括绝缘体上半导体衬底，其包括绝缘体上半导体(“SOI”)层、在所述SOI层下面的掩埋氧化物(“BOX”)层、和在所述BOX层下面的掩埋半导体区域，所述掩埋半导体区域包括横向延伸的第一单块半导体区域；沟槽电容器的阵列，其至少具有布置在所述BOX层之下的部分，各沟槽电容器包括沿布置在所述第一单块半导体区域内的沟槽内壁延伸的节点电介质层，各沟槽电容器共享一个包括至少一部分所述第一单块半导体区域的公共单块电容器掩埋板，所述单块电容器掩埋板具有选自n型和p型的第一单导电类型，其中至少所述电容器掩埋板的上边界定义一个平面，该平面在整个所述阵列上横向延伸并且平行于所述衬底的主表面。
2.根据权利要求1所述的结构，其中所述第一单块半导体区域在所述衬底的基本所有区域上方延伸。
3.根据权利要求1所述的结构，其中所述掩埋半导体区域还包括在第一单块半导体区域下面的第二单块半导体区域，所述第二单块半导体区域具有与第一单导电类型相反的第二单导电类型，该第二单导电类型为选自n型和p型的导电类型。
4.根据权利要求3所述的结构，其中所述掩埋半导体区域基本由单晶半导体构成，所述第一单块半导体区域为重掺杂，并且所述第二单块半导体区域为轻掺杂。
5.根据权利要求3所述的结构，其中所述第一单块半导体区域基本由多晶半导体和非晶半导体中至少一种构成。
6.根据权利要求3所述的结构，其中所述第一单块半导体区域具有第一半导体材料组分，并且所述第二单块半导体区域具有与所述第一半导体材料组分不同的第二半导体材料组分。
7.根据权利要求6所述的结构，其中所述第一半导体材料组分包括锗硅，并且所述第二半导体材料组分不包括锗硅。
8.根据权利要求1所述的结构，还包括导电接触通路，其穿过所述BOX层延伸到所述掩埋半导体层中，所述导电接触通路的深度基本等于所述阵列的沟槽深度，并且所述导电接触通路的尺寸基本大于所述阵列的沟槽直径。
9.根据权利要求1所述的结构，其中所述衬底还包括第二单块半导体区域，其上边缘沿所述掩埋氧化物层的下边缘延伸，其下边缘沿所述第一单块半导体区域的所述上边界延伸，所述第二单块半导体层具有与所述第一单导电类型相反的第二单导电类型，该第二单导电类型为选自n型和p型的导电类型。
10.根据权利要求9所述的结构，还包括体接触通路，其导电接触所述第二单块半导体区域并且不导电接触所述第一单块半导体区域。
11.根据权利要求10所述的结构，其中所述第一单块半导体区域具有第一半导体材料组分，并且所述第二单块半导体区域具有与所述第一半导体材料组分不同的第二半导体材料组分。
12.一种存储单元阵列结构，其包括根据权利要求1所述的结构，所述存储单元阵列结构还包括布置在所述衬底的单晶区域中的晶体管阵列，所述晶体管阵列包括导电连接到所述沟槽电容器阵列的沟槽电容器各自的晶体管。
13.一种包括沟槽电容器阵列的结构，包括一个包括半导体区域的衬底；沟槽电容器的阵列，各沟槽电容器包括沿布置在所述半导体区域内的沟槽的内壁延伸的节点电介质层，各沟槽电容器共享一个公共单块电容器掩埋板，该公共单块电容器掩埋板只具有选自n型和p型的第一单导电类型；和导电接触通路，其延伸到所述半导体区域中，所述导电接触通路的深度基本等于所述沟槽电容器的深度。
14.根据权利要求13所述的结构，其中所述导电接触通路的宽度基本大于所述沟槽电容器的宽度。
15.根据权利要求13所述的结构，其中所述衬底还包括掩埋氧化物(“BOX”)层和覆在所述BOX层上面的基本由单晶半导体构成的表面层，其中所述半导体区域是在所述BOX层下面的掩埋半导体区域。
16.一种用于形成包括沟槽电容器阵列的结构的方法，包括提供一个包括半导体区域的衬底；将沟槽阵列刻蚀到所述半导体区域中；将接触孔刻蚀到所述半导体区域中，所述接触孔的深度基本等于所述沟槽的深度；形成沿所述沟槽的内壁延伸的沟槽电容器，各沟槽电容器共享一个包括至少一部分所述半导体区域的公共单块电容器掩埋板，所述公共单块电容器掩埋板只具有选自n型和p型的第一单导电类型；以及在所述接触孔内形成接触通路，所述接触通路导电接触所述单块电容器掩埋板。
17.根据权利要求16所述的方法，其中同时刻蚀所述沟槽阵列和所述接触孔。
18.根据权利要求16所述的方法，其中使用相同掩膜标准刻蚀所述沟槽阵列和所述接触孔。
19.根据权利要求16所述的方法，其中通过下列步骤形成所述沟槽电容器和所述接触通路，包括沿所述阵列的所述沟槽的所述内壁以及沿所述接触孔的内部，淀积节点电介质层；第一次淀积导电材料以完全填充所述沟槽并且至少加衬所述接触孔的所述内壁；在不从所述沟槽去除所述导电材料的情况下，从所述接触孔去除所述导电材料；至少从所述接触孔的底部去除所述节点电介质层；以及第二次淀积导电材料以填充所述接触孔，以形成所述接触通路。
20.根据权利要求19所述的方法，其中在第一次淀积所述导电材料以完全填充所述沟槽的步骤之后不提供附加的掩膜层的情况下，执行去除所述第一次淀积的导电材料的步骤。
21.根据权利要求16所述的方法，其中所述公共单块电容器掩埋板在整个所述衬底的基本所有区域上延伸。
22.根据权利要求16所述的方法，其中所述接触孔在与所述衬底的主表面平行的横向方向中具有第一最大宽度，所述第一最大宽度基本大于所述沟槽之一在所述横向方向上的第二最大宽度。
23.根据权利要求16所述的方法，其中所述衬底还包括掩埋氧化物(“BOX”)层和覆在所述BOX层上面的基本由单晶半导体构成的表面层，其中所述半导体区域是在所述BOX层下面的掩埋半导体区域。
24.根据权利要求23所述的方法，其中所述公共单块电容器掩埋板在整个所述衬底的基本所有区域上延伸。
25.一种形成存储单元阵列的方法，包括根据权利要求16所述的形成包括沟槽电容器阵列的结构的方法，所述形成存储单元阵列的方法还包括，在所述衬底的单晶区域中形成晶体管阵列，所述晶体管阵列包括导电连接到所述阵列的所述沟槽电容器各自之一的晶体管。
全文摘要
在此提供一种结构，其包括至少具有布置在SOI衬底的掩埋氧化物层之下的部分的沟槽电容器阵列。各沟槽电容器共享一个公共单块电容器掩埋板，该公共单块电容器掩埋板包括布置在掩埋氧化物层之下的第一单块半导体区域的至少一部分。电容器掩埋板的上边界定义一个平行于衬底主表面的平面，其在整个沟槽电容器阵列上横向延伸。在具体实施方式
中，其始于SOI或体衬底，同时形成阵列的沟槽和接触孔，使得该接触孔延伸到基本与沟槽相同的深度。接触孔优选具有基本大于沟槽的宽度，使得可通过用来形成沿沟槽壁延伸的沟槽电容器的处理，同时形成导电接触通路。
文档编号H01L21/84GK1832183SQ20061005772
公开日2006年9月13日 申请日期2006年2月23日 优先权日2005年3月8日
发明者程慷果, 拉梅钱德·戴瓦卡鲁尼, 赫伯特·L·霍, 卡尔·J·拉登斯 申请人:国际商业机器公司