专利名称：半导体集成电路器件及其制造方法
技术领域：
本发明涉及电源管理半导体器件和带有具备全耗尽SOI器件结构的低电压工作场效应晶体管的模拟半导体器件。
背景技术：
半导体集成电路器件采用场效应晶体管(例如N型和P型MOS晶体管)以及由多晶硅等制成的电阻器以此在内部电路与外部输入/输出端之间设置输入保护器件或输出保护器件以避免因为例如由静电引起的过电流输入而造成的对构成内部电路的内部元件的损坏是很常见的作法。具有这类传统保护电路的半导体集成电路器件中的输入/输出电路块的例子可见图13A和13B、图14A和14B以及图15A和15B。
图13A和13B展示了CMOS反相器11，该CMOS反相器11作为具有CMOS结构的内部元件10由N型MOS晶体管和P型MOS晶体管构成。N型MOS晶体管作为保护器件20被提供，分别位于CMOS反相器11与输入端301之间、CMOS反相器11与输出端302之间、以及Vdd线303与Vss线304之间。为了说明起见，内部元件的电路结构表示为CMOS反相器11。
采用如上所述的结构，例如在输入或输出端施加负的过电压，使得用作保护器件20的NMOS晶体管的PN结正向偏置，导致电流流入保护NMOS晶体管，从而使保护NMOS晶体管保护了内部元件。另一方面，施加正的过电压导致用作保护器件20的NMOS晶体管的PN结的雪崩击穿，以及电流流入保护的MOS晶体管。按照这种方式，过电流通过输入/输出保护器件被直接引至接地衬底，防止其流入内部元件。
类似的ESD保护机理被用于图14A和14B中构成内部元件10的NMOS晶体管113的输入/输出保护，也被用于图15A和15B中构成内部元件10的PMOS晶体管112的输入/输出保护。
一般来说，在具有半导体衬底-埋入的绝缘膜-半导体层结构的SOI(绝缘体上的硅)衬底上形成的器件单元，特别是在薄膜SOI衬底上形成的器件单元，由于被埋入的绝缘膜和器件隔离膜所包围，所以其散热性能差并且易于被过电流产生的热量损坏。因此SOI器件在结构上易于被ESD损坏。因此，在SOI半导体薄膜层上形成的ESD保护器件容易被损坏，并且采用各种措施以使SOI器件具有足够的ESD抵抗力。
例如，为了改善其中CMOS缓冲式ESD保护电路是作为内部元件的输入保护器件而在SOI衬底上形成的半导体集成电路器件的ESD抵抗力，在CMOS缓冲式ESD保护电路的上游增加了PNP和NPN二极管(例如参见JP3447372B(第6页，图2))。
例如，JP04-345064A(第9页，图1)和JP08-181219A(第5页，图1)展示了在半导体集成电路器件中获得足够的ESD抵抗力的一种措施，其中，内部元件10形成在SOI半导体薄膜层上，而输入保护器件设置在半导体支撑衬底的开孔中，该开孔是通过局部去除半导体薄膜层和埋入绝缘膜而制成的。
如图13B、14B和15B所示，在SOI衬底上的半导体薄膜层中形成ESD保护器件的情形中，保护器件的尺寸必须较大或者需要许多保护器件，以便获得足够的ESD抵抗力，从而导致芯片面积因保护电路面积的增大而增大。
另一方面，在图13A、14A和15A中的SOI衬底的半导体支撑衬底上形成保护器件的情形中，由于保护器件自身具有足够的ESD抵抗力，所以其作为内部元件的输入保护充分发挥了作用，因而能够改善耐压。然而，至于为内部元件提供的输出保护，这种结构仍旧会使得内部元件易于被击穿，原因如下SOI器件通常被设计成为，当ESD噪声到来之时，在ESD噪声到达内部元件之前将其引至ESD保护器件。半导体支撑衬底上的ESD保护器件工作的触发电压大于内部元件的，尤其大于NMOS晶体管的。当ESD噪声从输出端302进入时，在保护器件开始工作之前，噪声流入形成在SOI半导体薄膜层上的内部元件、特别是NMOS晶体管，并且感应寄生双极作用由此击穿内部元件。
因此ESD保护器件应该具有比内部元件耐压更低的ESD保护工作电压以及减小的保护电路面积，同时保证具有足够的抗损坏强度。
发明内容
为了解决上述问题，本发明采用以下措施。
(1)根据本发明的第一方面，提供一种半导体集成电路器件，包括包含第一NMOS晶体管和第一PMOS晶体管的CMOS器件，MOS晶体管形成在SOI(绝缘体上的硅)衬底的半导体薄膜层上，SOI衬底包含形成在半导体支撑衬底上的埋入绝缘膜和形成在埋入绝缘膜上的半导体薄膜层；用于输出保护的第二NMOS晶体管，设置在半导体薄膜层上；用于输入保护的第三NMOS晶体管，设置在半导体支撑衬底上的开孔中，该开孔是通过部分去除SOI衬底的半导体薄膜层和埋入绝缘膜而制成的。
(2)根据本发明的第二方面，提供一种半导体集成电路器件，包括包含第一NMOS晶体管和第一PMOS晶体管的CMOS器件，MOS晶体管形成在SOI(绝缘体上的硅)衬底的半导体薄膜层上，SOI衬底包含形成在半导体支撑衬底上的埋入绝缘膜和形成在埋入绝缘膜上的半导体薄膜层；电阻器；设置在半导体薄膜层上用于输出保护的第二NMOS晶体管；设置在半导体支撑衬底上的开孔中用于输入保护的第三NMOS晶体管，该开孔是通过部分去除SOI衬底的半导体薄膜层和埋入绝缘膜而制成的。
(3)根据本发明的第三方面，提供一种半导体集成电路器件，其中，设置在半导体薄膜层上用于输出保护的第二NMOS晶体管分别与第一NMOS晶体管的源极或漏极以及第一PMOS晶体管的源极或漏极连接，用于第一NMOS晶体管和第一PMOS晶体管的输出保护，其中设置在半导体支撑衬底上的第三NMOS晶体管与输入端连接，用于栅输入保护。
(4)根据本发明的第四方面，提供一种半导体集成电路器件，其中，设置在半导体薄膜层上的用于输出保护的第二NMOS晶体管与第一NMOS晶体管的源极或漏极连接，用于输出保护，源极或漏极通过端子与外部连接，其中，设置在半导体支撑衬底上的第三NMOS晶体管与输入端连接，用于第一NMOS晶体管和第一PMOS晶体管的栅输入保护。
(5)根据本发明的第五方面，提供一种半导体集成电路器件，其中，第一NMOS晶体管具有N型导电性的电极，第一PMOS晶体管具有P型导电性的电极，其中第二NMOS晶体管和第三NMOS晶体管均具有N型导电性的电极。
(6)根据本发明的第六方面，提供一种半导体集成电路器件，其中，第一NMOS晶体管具有N型导电性的电极，第一PMOS晶体管具有P型导电性的电极，其中第二NMOS晶体管和第三NMOS晶体管均具有P型导电性的电极。
(7)根据本发明的第七方面，提供一种半导体集成电路器件，其中，第一NMOS晶体管的N型栅极、第一PMOS晶体管的P型栅极、第二和第三NMOS晶体管的栅极具有多晶硅-硅化物结构，该结构包含第一多晶硅和高熔点金属硅化物的层叠结构。
(8)根据本发明的第八方面，提供一种半导体集成电路器件，其中，第一NMOS晶体管的N型栅极、第一PMOS晶体管的P型栅极、第二和第三NMOS晶体管的栅极由第一多晶硅构成。
(9)根据本发明的第九方面，提供一种半导体集成电路器件，其中，电阻器由第二多晶硅构成，其厚度不同于构成第一NMOS晶体管、第一PMOS晶体管、第二NMOS晶体管和第三NMOS晶体管的第一多晶硅的厚度。
(10)根据本发明的第十方面，提供一种半导体集成电路器件，其中，电阻器由构成半导体薄膜层的单晶硅构成。
(11)根据本发明的第十一方面，提供一种半导体集成电路器件，其中，电阻器由薄膜金属电阻器构成。
(12)根据本发明的第十二方面，提供一种半导体集成电路器件，其中，薄膜金属电阻器由选自Ni-Cr合金、硅化铬、硅化钼、和β-铁氧体硅化物中的一种制成。
(13)根据本发明的第十三方面，提供一种半导体集成电路器件，其中，构成SOI衬底的半导体薄膜层具有0.05μm～0.2μm的厚度。
(14)根据本发明的第十四方面，提供一种半导体集成电路器件，其中，构成SOI衬底的埋入绝缘膜具有0.1μm～0.5μm的厚度。
(15)根据本发明的第十五方面，提供一种半导体集成电路器件，其中，构成SOI衬底的埋入绝缘膜由陶瓷制成。
(16)根据本发明的第十六方面，提供一种半导体集成电路器件，其中，陶瓷由选自玻璃、蓝宝石、氧化硅和氮化硅之中的一种提供。
(17)根据本发明的第十七方面，提供一种半导体集成电路器件的制造方法，该半导体集成电路器件包括包含第一NMOS晶体管和第一PMOS晶体管的CMOS器件，MOS晶体管形成在SOI衬底的半导体薄膜层上，SOI衬底包含形成在半导体支撑衬底上的埋入绝缘膜和形成在埋入绝缘膜上的半导体薄膜层；电阻器；设置在半导体薄膜层上用于输出保护的第二NMOS晶体管；设置在半导体支撑衬底上用于输入保护的第三NMOS晶体管，该方法包括以下步骤使半导体薄膜层上的光刻胶形成图案，以便在半导体支撑衬底上形成执行输入保护的第三NMOS晶体管；通过蚀刻，局部去除SOI衬底的半导体薄膜层和埋入绝缘膜，形成开孔，以此暴露半导体支撑衬底；通过热氧化，形成厚度足以到达埋入绝缘膜的器件隔离绝缘膜；通过热氧化，形成栅绝缘膜；在栅绝缘膜上淀积厚度为500～2500的第一多晶硅；使第一多晶硅上的光刻胶形成图案，对第一多晶硅进行杂质掺杂，达到1×1018原子/cm3或以上的杂质浓度，将第一多晶硅的导电类型局部选择性转变为N；使第一多晶硅上的光刻胶形成图案，对第一多晶硅进行杂质掺杂，达到1×1018原子/cm3或以上的杂质浓度，将第一多晶硅的导电类型局部选择性转变为P；在第一多晶硅上淀积厚度为500～2500的高熔点金属硅化物；通过蚀刻第一多晶硅和高熔点金属硅化物，形成栅电极；在器件隔离绝缘膜上淀积厚度为500～2500的第二多晶硅；对第二多晶硅进行杂质掺杂；蚀刻第二多晶硅，以形成电阻器；使光刻胶形成图案，以制成准备用作第一、第二和第三NMOS晶体管的源极和漏极的区域，并用N型杂质对半导体薄膜层和半导体支撑衬底进行局部选择性的掺杂；使光刻胶形成图案，以制成准备用作第一PMOS晶体管的源极和漏极的区域，并用P型杂质对半导体薄膜层和半导体支撑衬底进行局部选择性的掺杂；在SOI衬底上形成中间绝缘膜；
在SOI衬底上的中间绝缘膜中形成接触孔；在接触孔中形成金属布线；以及形成保护膜。
(18)根据本发明的第十八方面，提供一种半导体集成电路器件的制造方法，其中，在去除半导体薄膜层之后，采用各向同性湿法蚀刻去除埋入绝缘膜。
(19)根据本发明的第十九方面，提供一种半导体集成电路器件的制造方法，其中，在去除半导体薄膜层之后，采用各向异性干法蚀刻去除埋入式绝缘膜。
(20)根据本发明的第二十方案，提供一种半导体集成电路器件的制造方法，其中，在去除半导体薄膜层之后，通过各向异性干法蚀刻不完全去除埋入绝缘膜，通过各向同性湿法蚀刻去除剩余的埋入式绝缘膜。
如上所述，在本半导体集成电路器件中，将形成在SOI半导体薄膜层上的NMOS保护晶体管作为用于形成在半导体薄膜层上的内部元件的ESD保护器件，特别是用于NMOS输出端，而将形成在半导体支撑衬底上的NMOS保护晶体管作为用于内部元件的输入保护，以此能够在内部元件、半导体薄膜上的内部元件的输入和输出保护之前吸收ESD噪声，这样将微弱地抵抗ESD噪声，并且减小保护电路面积，同时保证足够的ESD强度。
尤其是在输入/输出电性能是重要的电源管理半导体集成电路器件和模拟半导体集成电路器件中，保护作用是突出的。
在附图中图1是根据本发明的实施例的半导体集成电路器件的剖面示意图。
图2A和2B是根据本发明的用于CMOS输出式内部元件的保护电路结构图。
图3是根据本发明的用于NMOS输出式内部元件的保护电路结构图。
图4A和4B是根据本发明的用于PMOS输出式内部元件的保护电路结构图。
图5是根据本发明的另一实施例的半导体集成电路器件的剖面示意图。
图6是根据本发明的又一实施例的半导体集成电路器件的剖面示意图。
图7是根据本发明的另一实施例的半导体集成电路器件的剖面示意图。
图8是根据本发明的另一实施例的半导体集成电路器件的剖面示意图。
图9是传统的半导体集成电路器件的剖面示意图。
图10是另一传统的半导体集成电路器件的剖面示意图。
图11是又一传统的半导体集成电路器件的剖面示意图。
图12是另一传统的半导体集成电路器件的剖面示意图。
图13A和13B是用于CMOS输出式内部元件的传统保护电路的结构图。
图14A和14B是用于NMOS输出式内部元件的传统保护电路的结构图。
图15A和15B是用于PMOS输出式内部元件的传统保护电路的结构图。
图16～28是按照工艺步骤顺序排列的剖面图，用于展示根据本发明的实施例的半导体集成电路器件的制造方法。
具体实施例方式
以下将参考附图具体说明本发明的实施例。图1是根据本发明的半导体集成电路器件实施例的剖面示意图。图2A和2B、图3、图4A和4B示出使用在图1的半导体集成电路器件中形成的内部元件的保护电路。
图1中的SOI衬底由以下部分组成例如由P型单晶硅制成的半导体支撑衬底101；埋入绝缘膜103；由P型单晶硅制成的、用来构成器件的半导体薄膜层102。在P型半导体薄膜层102上形成的是CMOS反相器11和P型导电性电阻器(P-电阻器)115。CMOS反相器11用作内部元件10，该内部元件10由第一N沟道MOS晶体管(以下称为NMOS)111和第一P沟道MOS晶体管(以下称为PMOS)112组成。P-电阻器115由多晶硅制成，用做电阻器件30。内部元件10不限于CMOS反相器11，各种其它电路都可以用作内部元件10。
图1所示的半导体集成电路器件，作为保护器件20，具有NMOS ESD保护晶体管(以下称为NMOS保护晶体管)114和113，它们分别是形成在半导体薄膜层102上的第二NMOS晶体管和形成在半导体支撑衬底101上的第三NMOS晶体管。
在薄膜SOI器件、特别是在全耗尽(FD)SOI器件中的CMOS结构是所谓的单栅极结构，这些器件在低电压工作和低功耗方面具有较大优点。图1的CMOS反相器11具有单栅极结构，其中NMOS晶体管111的栅极由N+多晶硅109制成，PMOS晶体管112的栅极由如下所述的P+多晶硅制成。在以下的说明中，SOI器件具有FD结构。用于形成晶体管栅极的多晶硅称为第一多晶硅。
NMOS晶体管111由N+杂质扩散层105和栅极构成，N+杂质扩散层105用作源极和漏极并位于P型半导体薄膜层102上，栅极具有所谓的多晶硅-硅(polycide)化物结构。通过在由氧化膜或类似物制成的栅绝缘膜107上所淀积的N+多晶硅109上，淀积高熔点金属硅化物117可获得NMOS晶体管111的栅极，高熔点金属硅化物可以是比如硅化钨、硅化钼、硅化钛或硅化铂。PMOS晶体管112由P+杂质扩散层106和多晶硅-硅化物结构栅极构成。P+杂质扩散层106用作源极和漏极并位于N型半导体薄膜层104上，N型半导体薄膜层104作为N型阱形成在P型半导体薄膜层102中。如同在NMOS晶体管111中那样，通过在由氧化膜或类似物制成的栅绝缘膜107上淀积高熔点硅化物117和P+多晶硅110可获得PMOS晶体管112的栅极。
NMOS晶体管111与PMOS晶体管112被场绝缘膜108完全相互隔离，场绝缘膜108是通过例如LOCOS(硅的局部氧化)方法并由埋入绝缘膜103形成的。
例如，高电阻的P-电阻器形成在场绝缘膜108上，用作电阻器件30。电阻器件30用作泄放分压电路，它是用于分压的模拟电路，或者用作产生时间常数的CR电路。本实施例的P-电阻器由多晶硅形成。
构成保护器件20的NMOS保护晶体管113由用作源极和漏极的N+杂质扩散层105和多晶硅-硅化物结构栅极组成。NMOS保护晶体管113的N+杂质扩散层105形成在半导体支撑衬底101上，该支撑衬底101通过局部去除半导体薄膜层102和埋入绝缘膜103而被暴露于外部。如同在内部元件10的NMOS晶体管111中那样，通过在由氧化膜或类似物制成的栅绝缘膜107上淀积N+多晶硅109和高熔点硅化物117可获得NMOS保护晶体管113的栅极。
构成保护器件20的NMOS保护晶体管114同样由N+杂质扩散层105和多晶硅-硅化物结构栅极组成，N+杂质扩散层105用作源极和漏极并位于P型半导体薄膜层102上。通过在由氧化膜或类似物制成的栅绝缘膜107上淀积N+多晶硅109和高熔点硅化物117可获得NMOS保护晶体管114的栅极。
在示出传统结构的图9和10中，ESD保护器件20仅由半导体支撑衬底201上形成的NMOS保护晶体管213构成，并起到内部元件10的输入/输出保护作用。NMOS保护晶体管213能够允许ESD噪声，因此足以进行输入保护工作。
作为输出保护，NMOS保护晶体管的阶跃恢复必须先于内部元件、特别是NMOS晶体管的阶跃恢复，以便转移ESD浪涌。具体地，NMOS保护晶体管的、NMOS的阶跃恢复特性发挥作用的触发电压(以下称为Vtrig)必须低于构成内部元件的NMOS晶体管的触发电压。NMOS保护晶体管的作为阶跃恢复特性保持寄生双极运行的保持电压(以下称为Vhold)也必须低于NMOS晶体管的保持电压。满足这些要求的NMOS保护晶体管能够保护内部元件不受ESD噪声影响。
作为内部元件10的其中之一并且是FD SOI器件的NMOS晶体管211，在半导体薄膜层202的厚度是例如900时，具有大约2V～8V的Vtrig以及大约2V～5V的Vhold，而NMOS保护晶体管213具有最低大约8V的Vtrig和大约6V的Vhold。因此，当ESD噪声从输出端进入时，有可能NMOS保护晶体管213不能吸收全部浪涌并且未能使保护内部元件10免于受流入内部元件10的噪声的影响。
图11和12每个都展示了另一种传统结构，ESD保护器件20仅由半导体薄膜层202上形成的NMOS保护晶体管214构成，并用作内部元件10的输出/输出保护。半导体薄膜上的NMOS保护晶体管214与半导体支撑衬底上的NMOS保护晶体管相比，在设置其Vtrig和Vhold低于构成内部元件10的NMOS晶体管的Vtrig和Vhold方面更容易。因此，在NMOS保护晶体管214中产生的阶跃恢复比在内部元件10的NMOS晶体管中的要早，于是能够把ESD浪涌引至NMOS保护器件。
但是，半导体薄膜层上形成的器件被埋入绝缘膜203和用于器件隔离的场绝缘膜207所包围，热量往往在器件内部经久不消，使得半导体薄膜层上的器件的ESD抵抗力远低于半导体支撑衬底上形成的器件或大块上的器件的ESD抵抗力，以致器件易受ESD噪声的损坏。为了改善ESD抵抗力，NMOS保护晶体管214必须具有非常大的面积。
相反，图1所示实施例采用两个NMOS保护晶体管113和114来构造保护器件20，以使NMOS保护晶体管113为内部元件10的栅极输入提供ESD保护以及NMOS保护晶体管114为内部元件10提供输出保护。因此通过将单独的器件用作输入保护和输出保护，作为FD SOI器件的内部元件在输入和输出方面都能得到稳妥的保护，并且可以减少保护器件的面积。
在图1所示实施例中，用作构成内部元件10的NMOS晶体管111的源极和漏极并且用作构成保护器件20的NMOS保护晶体管113和114的源极和漏极的N+杂质扩散层105是由磷或砷形成的，并且具有1×1019原子/cm3或更高的浓度。在N+杂质扩散层105的形成中，对于NMOS晶体管111和NMOS保护晶体管113和114来说，全都可以在磷和砷中选择相同的材料。另外，NMOS晶体管111可以选择砷而NMOS保护晶体管113和114可以选择磷，以此形成N+杂质扩散层105，反之亦然。用作PMOS晶体管112的源极和漏极的P+杂质扩散层106由硼或BF2形成，并具有1×1019原子/cm3或更高的浓度。
形成N型栅极的N+多晶硅109含有1×1018原子/cm3或更高的施主杂质，例如磷或砷。形成P型栅极的P+多晶硅110含有1×1018原子/cm3或更高的受主杂质，例如硼或BF2。通过在N+多晶硅109和P+多晶硅110上淀积硅化钨或类似物这样的高熔点金属硅化物117可降低N型和P型栅极的电阻。薄层电阻随着高熔点金属硅化物117的类型和厚度而变化。通常，高熔点金属硅化物117具有500～2500的厚度时，薄层电阻的范围在十几Ω/□～几个Ω/□。
半导体薄膜层102和埋入绝缘膜103的厚度由形成在SOI衬底上的器件的工作电压所决定。埋入绝缘膜103主要由氧化硅膜组成，并具有0.1μm～0.5μm的厚度。可以改用玻璃、蓝宝石、氮化硅膜或类似物，以此形成埋入绝缘膜103。半导体薄膜层102的厚度决定于全耗尽(FD)SOI器件的功能和性能，该器件是薄膜SOI器件，其厚度在0.05μm～0.2μm的范围内。
图1所示实施例采用第二多晶硅来形成电阻器件30的P-电阻器115，该P-电阻器115用于模拟电路。形成P-电阻器115所采用的工艺不同于用来形成构成CMOS的栅极的多晶硅109和110的工艺，并且P-电阻器115比栅极更薄。例如，当栅极厚度是2000～6000时，P-电阻器115具有500～2500的厚度。这是因为在由多晶硅制成的电阻器的情形中，较薄的电阻器提供更高的薄层电阻、更好的温度性能，从而使精度得以提高。随所述的电阻器的使用而变化的薄层电阻在通常的分压电路中被设为处于几个kΩ/□～几十kΩ/□的范围内。在此范围内，P-电阻器115含有浓度为1×1014原子/cm3～9×1018原子/cm3的硼或BF2作为杂质。虽然图1展示了P-电阻器115，但是在考虑电阻器特性和需要的产品性能时，也可以改用低电阻的P+电阻器或者具有相反杂质极性的N型电阻器。
图2中，电阻器件30可以另外被设置在输入端301或输出端302与内部元件10之间，从而可进一步增强保护以及对ESD的抵抗(resistance)。
图5是根据本发明另一实施例的半导体集成电路器件的剖面示意图。
虽然图1所示的本发明的实施例对于栅极采用了叠层多晶硅-硅化物结构，在半导体器件既不需要高速工作也不需要适应高频的图5的栅极由单层的多晶硅形成，其目的在于减少工艺步骤的数量和成本。而且在这种情形中，由FD SOI器件构成的内部元件的输入输出保护能够得到保证，由两个NMOS保护晶体管113和114构成保护器件20能够减少保护器件的面积。
图6是根据本发明的又一实施例的半导体集成电路器件的剖面示意图。图6与图1不同之处在于，构成保护器件20的NMOS保护晶体管113和114的栅极具有多晶硅-硅化物结构，该结构由P+多晶硅110和与内部元件10的NMOS晶体管111不同的高熔点金属硅化物117组成。
作为ESD保护器件的NMOS保护晶体管113和114不是有源器件。因此，为了降低正常工作时的泄漏电流，通过所谓的沟道掺杂，即通过离子注入对沟道区进行杂质掺杂，将NMOS保护晶体管113和114的阈值电压设定为1V或更高，由此提高衬底浓度。
正如图6所示实施例那样，NMOS保护晶体管113和114的栅极使用P+多晶硅110，可以容易地将阈值电压设定为1V或更高，而无需沟道掺杂工艺，这是因为栅极与半导体薄膜层之间的功函数关系。如果对这种结构增加沟道掺杂，则可以进一步提高阈值电压，并且能够缩短NMOS保护晶体管113和114的栅极长度，而不会存在泄漏电流增大的危险。这样可以在ESD噪声到达作为FD SOI器件的内部元件10之前将其引至NMOS保护晶体管113和114。
图7和8展示了用于图1所示的本发明的半导体集成电路器件的另一种结构。
图7是用于图1所示的本发明的半导体集成电路器件的另一种结构的剖面示意图。
图7也展示了本发明的基本结构，CMOS反相器10是内部元件，保护器件20是由NMOS保护晶体管113和114组成的、用于内部元件抵抗ESD的输入/输出保护，电阻器30用于模拟电路。与图1的不同之处在于，电阻器件30由半导体薄膜层的单晶硅形成，代替了作为例如P-电阻器118的多晶硅，。
在模拟电路中，必须通过泄放分压电路进行精确分压，高电阻比是泄放电阻器所需的性能之一。例如，在电阻电路30的面积与芯片面积之比非常大的电压检测器(VD)情形，提高电阻器件的精确度并减小电阻器件的面积导致芯片面积和成本减小。
当这种电阻器由单晶硅制成的SOI衬底的半导体薄膜层形成时，电阻器中缺少晶界可以防止电阻波动，这种波动是由于晶界引起的，并且可以使电阻器具有高电阻以及减小的面积。因此，可以获得非常有效的电阻器。
根据如图7所示的实施例的半导体集成电路器件具有与图1所示的半导体集成电路器件完全相同的功能和效果。
图8是用于图1所示的本发明的半导体集成电路器件的又一种结构的剖面示意图。
图8也展示了本发明的基本结构，CMOS反相器10是内部元件，保护器件20是由NMOS保护晶体管113和114组成的、用于内部元件抵抗ESD的输入/输出保护，电阻器件30用于模拟电路。与图1和图7的不同之处在于，作为电阻器件30，采用薄膜金属电阻器119代替多晶硅或单晶硅。图8所示的实施例的薄膜金属电阻器119采用硅化铬120。也可以采用金属硅化物，例如Ni-Cr合金、硅化钼、或β-铁素体硅化物。硅化铬与其它金属硅化物相比具有较高的电阻，在形成厚度约为100～300的薄膜时能够用作电阻器。使用这种薄膜金属电阻器119代替多晶硅，可以降低精确度和电阻、以及温度系数的波动。如图8所示的根据本实施例的半导体集成电路器件具有与图1所示的半导体集成电路器件完全相同的功能和效果。
现在，将参考图16～28，详细说明如图1所示的半导体集成电路器件的制造方法的实例。
图16中，由P型半导体支撑衬底401、埋入绝缘膜403和P型半导体薄膜层402构成的SOI衬底被涂敷光刻胶420。接着使P型半导体支撑衬底401上准备形成NMOS保护晶体管的区域形成图案。
以光刻胶420作为掩模，采用RIE各向异性干法蚀刻，对P型半导体支撑衬底402进行蚀刻，直至暴露出埋入绝缘膜403。再次使用光刻胶420作为掩模，蚀刻埋入绝缘膜403(图17)。蚀刻埋入绝缘膜403时，可以选择以下蚀刻方法，例如使用化合物的湿法蚀刻、RIE各向异性干法蚀刻以及其中通过湿法蚀刻去除干法蚀刻之后剩余的埋入绝缘膜部分的干法蚀刻和湿法蚀刻的组合。但是，在各向同性蚀刻薄膜的湿法蚀刻中，在埋入绝缘膜403中发生横向蚀刻。特别是当埋入绝缘膜403较厚时，横向蚀刻的程度因此较大并可能在埋入绝缘膜403中形成侧蚀。对NMOS保护晶体管形成其上的P型半导体支撑衬底401造成等离子体损害的RIE各向异性干法蚀刻存在NMOS保护晶体管的性能降低的可能性。首先进行干法蚀刻，然后通过湿法蚀刻去除剩余的埋入绝缘膜，使得制造工艺复杂化。权衡它们各自的优点和缺点，应该根据具体情况选择适当的蚀刻方法。
接着，采用例如磷离子注入，对P型半导体薄膜层402区域进行掺杂，然后在1000～1175℃进行约30分钟～5小时的退火以扩散磷。这样形成的是杂质浓度例如为1×1016～1×1017原子/cm3的N型半导体薄膜层404。之后，如图18所示，通过LOCOS形成场绝缘膜408，其厚度达到埋入绝缘膜403。本实施例中是在形成N型半导体薄膜层404之后形成的场绝缘膜408，该场绝缘膜408可以先于通过磷的离子注入形成的N型半导体薄膜层。
然后，通过热氧化形成厚度约为75～300的栅绝缘膜407。在用于获得要求的阈值电压的离子注入之后，通过减压CVD淀积厚度约为500～2500的第一多晶硅421，栅极将由此形成(图19)。
如图20所示，随后的步骤是使用光刻胶420形成图案。在第一多晶硅421的形成N+多晶硅作为NMOS晶体管以及NMOS保护晶体管的栅极材料的区域形成图案，其中NMOS晶体管准备形成在P型半导体薄膜层402上，NMOS保护晶体管准备形成在半导体支撑衬底401上。该区域接受磷或砷的离子注入，具有杂质浓度为1×1018原子/cm3或更高。
如图21所示，接着的步骤是使用光刻胶420形成图案。在第一多晶硅421的形成P+多晶硅作为PMOS晶体管的栅极材料的区域形成图案，该PMOS晶体管准备形成在N型半导体薄膜层404上。接受硼或BF2的离子注入的区域具有1×1018原子/cm3或更高的杂质浓度。通过离子注入形成在此的N+多晶硅和P+多晶硅，可以通过预先淀积把例如磷和硼的杂质引入多晶硅而形成。
之后，通过溅射或类似方法，在第一多晶硅薄膜上淀积厚500～2500的作为高熔点金属硅化物的硅化钨417。代替这里使用的硅化钨，也可以使用作为高熔点金属硅化物的硅化钼、硅化钛、或硅化铂(图22)。
如图23所示，在使用光刻胶420形成图案之后，蚀刻多晶硅和高熔点硅化物，以形成栅极。
随后，虽然未在图中示出，但是通过热氧化、减压CVD或类似方法，在栅极部位和半导体衬底表面上，形成厚度约为100～500的氧化膜。然后如图24所示使用CVD或溅射，淀积厚度例如为1000的第二多晶硅422。第二多晶硅422的整个表面接受BF2的离子注入，这是剂量例如为1×1014原子/cm3的P型杂质，从而形成低浓度的P-电阻器。可以用硼代替BF2。
然后如图25所示利用光刻胶420使第二多晶硅422图案化，并且如图26所示该第二多晶硅422接受RIE各向异性干法蚀刻以形成P-电阻器。
如图27所示，去除光刻胶之后，使新的光刻胶420图案化。形成图案之后是通过离子注入掺杂砷，这是剂量约为5×1015原子/cm3的N型杂质。这样形成的是用作NMOS晶体管的源极和漏极的N+杂质扩散层405。
如图28所示，去除现有的光刻胶之后又是使新的光刻胶420形成图案。通过剂量约为5×1015原子/cm3的离子注入，进行P型杂质的BF2掺杂。这样形成的是用作PMOS晶体管的源极和漏极的P+杂质扩散层406。同时，在P-电阻器416中形成的是P型重掺杂区的P+多晶硅410，以便建立与铝布线材料良好的接触。虽未图示，但是可以在此点通过用高浓度的P型杂质对P-电阻器的整个区域掺杂，形成具有500Ω～1000Ω的相当高的电阻的P型电阻器。
之后的步骤未再展示，但是与任何制造半导体集成电路器件的传统工艺相同，包括中间绝缘膜的形成、接触孔的形成、铝布线图案的形成、以及保护膜的形成和图案形成。
采用具有P型半导体支撑衬底和P型半导体薄膜层的SOI衬底，以上已经对本发明的实施例进行了说明。本发明可以替换使用具有N型半导体支撑衬底和N型半导体薄膜层的SOI衬底。以上说明和原理也可以用于形成在N型半导体支撑衬底上的N衬底P型阱NMOS保护晶体管，并且对于内部元件的输入保护和输出保护使用单独的器件保证了对作为FD SOI器件的内部元件的输入/输出保护，并减少了保护器件的面积。
无论SOI衬底是键合SOI衬底还是SIMOX衬底，都可以应用本发明，键合SOI衬底是通过把形成器件的半导体薄膜键合在一起而获得的，SIMOX衬底是通过在半导体衬底中注入氧离子、进行热处理和形成埋入氧化膜而获得的。在采用键合SOI的情形中，其半导体薄膜层和半导体衬底可以具有不同的导电类型。
本发明涉及电源管理半导体器件，或者模拟半导体器件，带有具备全耗尽SOI器件结构和电阻电路的低电压工作场效应晶体管。具体地，本发明涉及具有静电放电损坏(ESD)保护器件的半导体集成电路器件，以及半导体集成电路器件的制造方法。
权利要求
1.一种半导体集成电路器件，包括包含第一NMOS晶体管和第一PMOS晶体管的CMOS器件，所述MOS晶体管形成在SOI(绝缘体上的硅)衬底的半导体薄膜层上，所述SOI衬底包含形成在半导体支撑衬底上的埋入绝缘膜和形成在所述埋入绝缘膜上的所述半导体薄膜层；设置在半导体薄膜层上用于输出保护的第二NMOS晶体管；以及设置在所述半导体支撑衬底上的开孔中用于输入保护的第三NMOS晶体管，所述开孔是通过部分去除所述SOI衬底的所述半导体薄膜层和所述埋入绝缘膜而制成的。
2.根据权利要求1所述的半导体集成电路器件，其中，设置在所述半导体薄膜层上用于输出保护的所述第二NMOS晶体管分别与所述第一NMOS晶体管的源极或漏极以及所述第一PMOS晶体管的源极或漏极连接，用于所述第一NMOS晶体管和所述第一PMOS晶体管的输出保护，其中设置在所述半导体支撑衬底上的所述第三NMOS晶体管与输入端连接，用于栅输入保护。
3.根据权利要求1所述的半导体集成电路器件，其中，设置在半导体薄膜层上用于输出保护的所述第二NMOS晶体管与所述第一NMOS晶体管的源极或漏极连接，用于输出保护，所述源极或漏极通过端子与外部连接，其中，设置在所述半导体支撑衬底上的所述第三NMOS晶体管与输入端连接，用于所述第一NMOS晶体管和所述第一PMOS晶体管的栅输入保护。
4.根据权利要求1所述的半导体集成电路器件，其中，所述第一NMOS晶体管具有N型导电性的电极，所述第一PMOS晶体管具有P型导电性的电极，其中所述第二NMOS晶体管和所述第三NMOS晶体管均具有N型导电性的电极。
5.根据权利要求1所述的半导体集成电路器件，其中，所述第一NMOS晶体管具有N型导电性的电极，所述第一PMOS晶体管具有P型导电性的电极，其中所述第二NMOS晶体管和所述第三NMOS晶体管均具有P型导电性的电极。
6.根据权利要求1所述的半导体集成电路器件，其中，所述第一NMOS晶体管的N型栅极、所述第一PMOS晶体管的P型栅极、所述第二和第三NMOS晶体管的栅极具有多晶硅-硅化物结构，所述结构包含第一多晶硅和高熔点金属硅化物的层叠结构。
7.根据权利要求1所述的半导体集成电路器件，其中，所述第一NMOS晶体管的N型栅极、所述第一PMOS晶体管的P型栅极、所述第二和第三NMOS晶体管的栅极由第一多晶硅构成。
8.一种半导体集成电路器件，包括包含第一NMOS晶体管和第一PMOS晶体管的CMOS器件，所述MOS晶体管形成在SOI(绝缘体上的硅)衬底的半导体薄膜层上，所述SOI衬底包含形成在半导体支撑衬底上的埋入绝缘膜和形成在所述埋入绝缘膜上的所述半导体薄膜层；电阻器；设置在半导体薄膜层上用于输出保护的第二NMOS晶体管；以及设置在所述半导体支撑衬底上的开孔中用于输入保护的第三NMOS晶体管，所述开孔是通过部分去除所述SOI衬底的所述半导体薄膜层和所述埋入绝缘膜而制成的。
9.根据权利要求8所述的半导体集成电路器件，其中，设置在半导体薄膜层上用于输出保护的所述第二NMOS晶体管分别与所述第一NMOS晶体管的源极或漏极以及所述第一PMOS晶体管的源极或漏极连接，用于所述第一NMOS晶体管和所述第一PMOS晶体管的输出保护，其中设置在所述半导体支撑衬底上的所述第三NMOS晶体管与输入端连接，用于栅输入保护。
10.根据权利要求8所述的半导体集成电路器件，其中，设置在半导体薄膜层上用于输出保护的所述第二NMOS晶体管与所述第一NMOS晶体管的源极或漏极连接，用于输出保护，所述源极或漏极通过端子与外部连接，其中，设置在所述半导体支撑衬底上的所述第三NMOS晶体管与输入端连接，用于所述第一NMOS晶体管和所述第一PMOS晶体管的栅输入保护。
11.根据权利要求8所述的半导体集成电路器件，其中，所述第一NMOS晶体管具有N型导电性的电极，所述第一PMOS晶体管具有P型导电性的电极，其中所述第二NMOS晶体管和所述第三NMOS晶体管均具有N型导电性的电极。
12.根据权利要求8所述的半导体集成电路器件，其中，所述第一NMOS晶体管具有N型导电性的电极，所述第一PMOS晶体管具有P型导电性的电极，其中所述第二NMOS晶体管和所述第三NMOS晶体管均具有P型导电性的电极。
13.根据权利要求8所述的半导体集成电路器件，其中，所述第一NMOS晶体管的N型栅极、所述第一PMOS晶体管的P型栅极、所述第二和第三NMOS晶体管的栅极具有多晶硅-硅化物结构，所述结构包含第一多晶硅和高熔点金属硅化物的层叠结构。
14.根据权利要求8所述的半导体集成电路器件，其中，所述第一NMOS晶体管的N型栅极、所述第一PMOS晶体管的P型栅极、所述第二和第三NMOS晶体管的栅极由第一多晶硅构成。
15.根据权利要求8所述的半导体集成电路器件，其中，所述电阻器由第二多晶硅构成，其厚度不同于构成所述第一NMOS晶体管、所述第一PMOS晶体管、所述第二NMOS晶体管和所述第三NMOS晶体管的所述栅极的所述第一多晶硅的厚度。
16.根据权利要求8所述的半导体集成电路器件，其中，所述电阻器由构成所述半导体薄膜层的单晶硅构成。
17.根据权利要求8所述的半导体集成电路器件，其中，所述电阻器由薄膜金属电阻器构成，所述金属是选自Ni-Cr合金、硅化铬、硅化钼、和β-铁素体硅化物之中的一种。
18.根据权利要求8所述的半导体集成电路器件，其中，构成所述SOI衬底的所述半导体薄膜层具有0.05μm～0.2μm的厚度，构成所述SOI衬底的所述埋入绝缘膜具有0.1μm～0.5μm的厚度。
19.一种半导体集成电路器件的制造方法，所述半导体集成电路器件包括包含第一NMOS晶体管和第一PMOS晶体管的CMOS器件，所述MOS晶体管形成在SOI衬底的半导体薄膜层上，所述SOI衬底包含形成在半导体支撑衬底上的埋入绝缘膜和形成在所述埋入绝缘膜上的所述半导体薄膜层；电阻器；设置在所述半导体薄膜层上用于输出保护的第二NMOS晶体管；设置在所述半导体支撑衬底上用于输入保护的第三NMOS晶体管，所述方法包括以下步骤使所述半导体薄膜层上的光刻胶形成图案，以便在所述半导体支撑衬底上形成执行输入保护的所述第三NMOS晶体管；通过蚀刻，局部去除所述SOI衬底的所述半导体薄膜层和所述埋入绝缘膜，形成开孔，以暴露所述半导体支撑衬底；通过热氧化，形成厚度足以到达所述埋入绝缘膜的器件隔离绝缘膜；通过热氧化，形成栅绝缘膜；在所述栅绝缘膜上淀积厚度为500～2500的第一多晶硅；使所述第一多晶硅上的光刻胶形成图案，对第一多晶硅进行杂质掺杂，达到1×1018原子/cm3或以上的杂质浓度，将所述第一多晶硅的导电类型局部选择性地转变为N；使所述第一多晶硅上的光刻胶形成图案，对第一多晶硅进行杂质掺杂，达到1×1018原子/cm3或以上的杂质浓度，将所述第一多晶硅的导电类型局部选择性地转变为P；在所述第一多晶硅上淀积厚度为500～2500的高熔点金属硅化物；通过蚀刻所述第一多晶硅和所述高熔点金属硅化物，形成栅电极；在所述器件隔离绝缘膜上淀积厚度为500～2500的第二多晶硅；对所述第二多晶硅进行杂质掺杂；蚀刻所述第二多晶硅，以形成所述电阻器；使光刻胶形成图案，以制成准备用做所述第一、第二和第三NMOS晶体管的源极和漏极的区域，并用N型杂质对所述半导体薄膜层和所述半导体支撑衬底进行局部选择性掺杂；使光刻胶形成图案，以制成准备用做所述第一PMOS晶体管的源极和漏极的区域，并用P型杂质对所述半导体薄膜层和所述半导体支撑衬底进行局部选择性掺杂；在所述SOI衬底上形成中间绝缘膜；在所述SOI衬底上的所述中间绝缘膜中形成接触孔；在所述接触孔中形成金属布线；以及形成保护膜。
20.根据权利要求19所述的半导体集成电路器件的制造方法，其中，在去除所述半导体薄膜层之后，采用各向同性湿法蚀刻去除所述埋入绝缘膜。
21.根据权利要求19所述的半导体集成电路器件的制造方法，其中，在去除所述半导体薄膜层之后，采用各向异性干法蚀刻去除所述埋入绝缘膜。
22.根据权利要求19所述的半导体集成电路器件的制造方法，其中，在去除所述半导体薄膜层之后，通过各向异性干法蚀刻不完全去除所述埋入绝缘膜，通过各向同性湿法蚀刻去除剩余的埋入绝缘膜。
全文摘要
在具有全耗尽SOI器件结构的电源管理半导体器件中以及在模拟半导体器件中，提供一种面积减小的ESD保护电路，其ESD保护器件保护内部元件不受ESD影响，同时保证足够的ESD强度。形成在SOI半导体薄膜层上的NMOS保护晶体管，在形成于半导体薄膜层上的、具有全耗尽SOI CMOS的内部元件的输出端特别是在NMOS的输出端，被用作ESD保护器件，而形成在半导体支撑衬底上的NMOS保护晶体管被用于内部元件的输入保护。
文档编号H01L21/70GK1819203SQ200610067340
公开日2006年8月16日 申请日期2006年2月4日 优先权日2005年2月4日
发明者长谷川尚, 吉田宜史 申请人:精工电子有限公司