专利名称：芯片级封装结构及其制法的制作方法
技术领域：
本发明涉及一种半导体封.装结构及其制法，尤其涉及一种芯片级 封装结构及其制法。
背景技术：
随着半导体技术的演进，半导体产品己开发出不同封装产品型态， 而为追求半导体封装结构的轻薄短小，因而发展出一种芯片级封装结构(chip scale package, CSP),其特征在于此种芯片级封装结构仅具有与 芯片尺寸相等或略大的尺寸。美国专利第5,892，179、6，103，552、6，287，893、6，350，668及6,433,427 号案即揭露一种传统的CSP结构，直接于芯片上形成增层而无需使用 如基板或导线架等芯片承载件，且利用重布线(redistribution layer, RDL) 技术重配芯片上的焊垫至所欲位置。如图1所示，是种CSP结构具有 形成于芯片10的作用表面(active surface) 100上的增层，包拈 (dielectric layer) 11 ，敷设于芯片10的作用表面100上并开设有多个贯 孔(via) 110，以使芯片10上的焊垫101藉该贯孔110外露；以及线路 厂2 12，形成于该介电层11上并电性连接至芯片IO上外露的焊垫101。 该线路层12 k还敷设一拒焊层13,并藉多个穿通该拒焊层13的开孔 130使线路层12的预定部分外露而与焊球14焊连，以利用该焊球14 作为与外界装置电性连接的输入/输出端。然而上述CSP结构的缺点在于重布线技术的施用或布设于芯片上 的导电迹线往往受限于芯片的尺寸或其作用表面的面积大小，尤其当 芯片的集成度提升且芯片尺寸日趋縮小的情况下，芯片甚至无法提供 足够或更多表面区域以安置较多或更多数量的焊球从而供有效与外界' 电性连接之用。鉴此，美国专利第6,271,469号案揭露另一种于芯片上形成增层的 封装结构，可提供较为充足或较多的表面区域以承载较多或更多的输
入/输出端或焊球。如图2所示，是种封装结构利用--封装胶体25包覆 住芯片20的非作用表面2i)2及侧面203，而使芯片20的作用表面200 外露且与封装胶休25的表面250齐平。然后，敷设一第一介电层26 于芯片20的作用表面200及封装胶体25的表面250上，并利用雷射 钻孔(laser drilling)技术开设多个贯穿该第一介电层26的贯《"260,藉 之露出芯片20上的焊垫201 。接着，形成第一线路层22于棒第一介电 层26，并使第-线路层22与外露的焊垫201电性连接。而后，于该第 一线路屎22 .h敷设-'第二介电层27，并开设多个贯穿第二介电层27 的贯孔270以藉之露出第一线路层22的预定部分，再于该第二介电层 27上形成第二线路层28，而使第二线路层28与第一线路层22的外露 部分电性连接。最后，于第二线路层28上敷设拒焊层23，使第二线路 层28的预定部分藉拒焊层23的开孔230外露而与焊球24电性连接。 因此，用以包覆芯片20的封装胶体25的表面250可提供比芯片20作 用表面200大的表面区域而能安置较多焊球24以有效达成与外界的电 性连接。然而，上述封装结构的缺点在于当使用雷射钻孔技术开设贯穿第 一介电层的贯孔以露出芯片上的焊垫时，芯片上的焊垫为第一介电层 所遮覆，而使雷射通常难以准确地辨认出焊垫的位置，因而无法使所 开设的贯孔精确地对应至焊垫的位置；由于芯片上的焊垫无法完全露 出，故难以确保线路层与焊垫间的电性连接品质，而使制成品的良率 及可靠性受损。同时，于芯片及封装胶体上敷设第一介电层并利用雷 射钻孔技术开设贯孔会增加成本及制造过程的复杂性，且该第一介电 层与芯片及封装胶体具有不同的热膨胀系数(CTE)，故于高温环境或热 循环下，第一介电层与芯片及封装胶体会产生不同的热应力而易使其 间的界面发生脱层，从而降低制成品的品质及可靠性。再参阅阁3A至3D，为改善上述的缺点，美国专利US7,002，245 另揭示一种CSP结构及制法，如图3A所示，首先制备一具多个芯片 30的晶片，各该芯片30的作用表面上设有多个焊垫301 ，且该焊垫301 上形成有导电凸块31，并切割该晶片以形成多个具导电凸块31的芯片 30;如图3B所示，将各该芯片30藉其导电凸块31粘置于一胶片 (adhesiontape) 36上，并形成包覆该芯片30与导电凸块31的封装胶休35;如图3C所示，移除该胶片，以使该导电凸块31的端部外露出该 封装胶休35 a与该封装胶体35的表面齐平，并于该封装胶体35的表 面上形成多条导电迹线32，且使该导电迹线32电性连接至该导电凸块 31的外露端部；如图3D所示，再敷设一拒焊层33于该导电迹线32 上，且使该导电迹线32的预定部分外露出该拒焊层33而供接置焊球 34，最后切割该封装胶休35，以形成多个具有单事的芯片的半导体封 装结构。 '然而，上述CSP结构的制法中，是采用批次方式(bateh-type)将多 个具导电凸块的芯片呈阵列方式粘置于胶片上，其中由于机具的误差 或其它原因，每一芯片的相对接置位置无法精确控制，亦即无法精确 控制各该芯片外露出封装胶体的导电凸块端部位置，同时，对应于一 胶片上多个芯片接置位置亦不同于另一胶片上多个芯片接置位置，造 成彼此间的相对位置无法精确定位，导致后续移除胶片而在封装胶休 上形成电性连接至该导电凸块端部的导电迹线的图案化制造过程中， 必须针对不同批次的多个芯片逐一曝光、显影，如此，除造成制造过 程成本的提髙外，于实务上亦无法有效进行量产。因此，如何提供一种芯片级封装结构及制法，从而能确保线路层 与焊垫间的电性连接品质，并提升产品的良率及可靠度，并减少制造 过程步骤及制造过程成本，实为--重要课题。发明内容有鉴于上述现有技术的缺点，本发明主要目的是提供一种芯片级 封装结构及其制法，从而可于批次制造过程中，供接置于载具上的各 芯片相关位置皆相同。本发明又 -目的是提供一种芯片级封装结构及其制法，从而可于 批次制造过程中，于每一批次间的芯片相关位置皆相同。本发明再一 目的是提供-种芯片级封装结构及其制法，可同时针 对不同批次的多个芯片进行图案化线路作业。本发明另一目的是提供一种芯片级封装结构及其制法，可以低成 本的方式进行芯片级封装结构的量产。为达上述及其它目的，本发明的芯片级封装结构的制法包括提
供一载具，于该载具表面的预定位置形成冇多个金属垫；将接置有导 电凸块的多个芯片，以该导电凸块对应焊接于该载具的金属垫上，藉 以将该芯片精准定位于载具上于该载具上形成用以包覆该多个芯片 与导电凸块的封装胶体；移除该载具，以使该金属垫外露出该封装胶 体且与该封装胶体的--表面齐平；形成多条导电迹线于该封装胶体的 表面上，并使该导电迹线电性连接至该金属垫；敷设一拒焊层于该导 电迹线上，并开设多个贯穿该拒焊层的开孔，以外露出该导电迹线予页 定部分；分别形成多个导电元件于该导电迹线预定外露部分上；以及 切割该封装胶体，以形成多个具有芯片的芯片级封装结构。另该表面形成有多个金属垫的载具的制法包括于载具上形成一 阻层，该阻层中设有多个开孔以外露出该载具部分，从而于该开孔中 电镀沉积一金属垫；移除该阻层，以于该载具表面预定位置形成金属 垫。或者于载具上溅镀(sputtering)沉积-—金属层，并利用图案化方式， 移除该金属层部分，以于预定位置处形成金属垫。通过前述制法，本发明还揭示一种芯片级封装结构，包括芯片， 具有一作用表面及一相对的非作用表面，并于该作用表面上形成有多 个导电凸块，且各该导电凸块的端部形成有一金属垫；封装胶体，用 以包覆该芯片及导电凸块，并使该导电凸块的端部金属垫外露出该封 装胶体且与该封装胶体的--表面齐平；第一导电迹线，形成于该封装 胶体的表面匕并电性连接至该金属垫；拒焊层，敷设于该第一导电迹 线上并开设有多个开孔，以外露出该导电迹线预定部分；以及导电元 件，形成于该导电迹线预定外露部分上。另外，本发明中还可研磨该封装胶体以外露出该芯片的非作用表 面，藉以提升散热效果；另外，于该导电迹线及拒悍层间还可增设至 少一介电层及多条第二导电迹线，以提升封装结构中导电迹线布设的 灵活性。因此，本发明的芯片级封装结构及制法主要即先在载具表面预定 位置处形成位置精准的金属垫，以使各该金属垫的相对位置可精准得 知，接着将多个作用表面形成有多个导电凸块的芯片，通过其导电凸 块而对应焊接于该金属垫上，而可将各该芯片精准定位于该载具上， 以利于进行后续的制造过程，如此即可避免现有芯片级封装结构的制
法中，于采批次方式将多个具导电凸块的芯片呈阵列方式粘置于胶片 上，受限于机具的误差或其它原因，每一芯片的相对接置位置无法精 确控制，以及对应于一胶片上多个芯片接置位置不同于另一胶片上多 个芯片接置位置，所造成彼此间的相对位置无法精确定位，导致后续 移除胶片而在封装胶体上形成电性连接至该导电凸块端部的导电迹线 的图案化制造过程中，必须针对不同批次的多个芯片逐一曝光、显影 情况，造成制造过程步骤与成本的提高及实务上无法冇效进行量产等 问题。接着即可进行封装作业，以于该载具上形成用以包覆该多个芯片 与导电凸块的封装胶体，再移除该载具，以使该金属垫外露出该封装 胶体且与该封装胶体的一表面齐平，并于该封装胶休的表面上形成多 条电性连接至该金属挚的导电迹线，以及于该导电迹线上敷设一拒焊 层，并开设多个贯穿该拒焊层的开孔，以外露出该导电迹线预定部分， 以于该导电迹线预定外露部分上形成导电元件，最后再予切割该封装 胶体，以形成多个芯片级封装结构，达到充分量产目的。
图1为现有的尺寸级封装结构示意图；图2为美国专利US6，271,469所揭示的尺寸级封装结构示意图； 图3A至3D为美国专利US7,002，245所揭示的尺寸级封装结构及 制法剖面示意图；图4A至41为本发明的芯片级封装结构及其制法示意图； 图5A至5D为本发明中表面设有金属垫的载具的制法示意图； 图6为本发明的芯片级封装结构第二实施例示意图；以及 图7为木发明的芯片级封装结构第三实施例示意图。 主要元件符号说明10 芯片100 作用表面101 焊垫11 介电层 110 贯孔12线路层13拒焊层130开孔14焊球20芯片200作用表面201焊垫202非作用表面203侧面22第一线路层23拒焊层230开孔24焊球25封装胶体250封装胶体的表面26第一介电层27第二介电层260， 270贯孔28第二线路层30芯片301焊垫31导电凸块32导电迹线33拒焊层34焊球35封装胶体36胶片40芯片400作用表面401焊垫402非作用表面
41导电凸块42导电迹线422第二导电迹线43拒焊房44导电元件45封装胶体46载具47, 47，阻层470， 470，开孔48金属垫480金属层49介电层说明书第7/10页具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术 人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功 效。参阅图4A至41，为本发明的芯片级封装结构及其制法的示意图。 如图4A所示，提供一例如为铜板的金属材质载具46，并于该载具46上敷设一阻层47，且利用如黄光(photo-lithography)制造过程等曝光、显影的图案化方式，以于该阻层47预定位置形成有外露出该载具46部分表面的开孔470。如图4B所示，利用电镀方式以于外露出该阻层开孔470的该载具46表面沉积一金属垫48，该金属垫48的材质例如为金(Au)或钯(Pd)等。如图4C所示，移除该阻层，以精准于该载具46表面预定位置形 成有多个金属垫48。如图4D所示，将多个接置有导电凸块41的芯片40，藉回焊(reflow) 以将该导电凸块41而对应焊接于该载具46的金属垫48上，藉以精准 将该些芯片40定位于该载具46上。如此即可避免现有芯片级封装结 构的制法中，于釆批次方式将多个具导电凸块的芯片呈阵列方式粘置 于胶片上，受限于机具的误差或其它原因，每一芯片的相对接置位置 无法精确控制，导致后续在封装胶体上形成导电迹线的图案化制造过 程中，必须针对不同批次的多个芯片逐一曝光、显影，所造成制造过 程步骤与成本的增加及实务上无法有效量产等问题。该芯片40具有一作用表面400及一相对的非作用表面402，并于 各芯片40的作用表面400上形成有多个焊垫401。接着，进行一悍块 或栓块形成(bumping or stud bumping)步骤，以于芯片40的各焊垫401 上形成一导电凸块41，该导电凸块41可为焊锡凸块(solderbump)、高 铅含量焊锡凸块(high lead solder bump)、金质焊块(gold bump)、或金质 栓块(gold stud bump)等。如图4E所示，于该载具46上形成用以包覆该多个芯片40与导电 凸块41的封装胶体45。如图4F图所示，利用如蚀刻的方式移除该金属材质载具46(如， 板)，以使该金属垫48外露出该封装胶体45且与该封装胶体45的一表 面齐平。如图4G所示，利用图案化线路制造过程，以形成多条导电迹线 42于该封装胶体45的表面上，并使该导电迹线42电性连接至该金属 垫48。如图4H所示，敷设一拒焊层43于该导电迹线42上，并开设多个 贯穿该拒焊层43的开孔，以外露出该导电迹线42的预定部分，而该 导电迹线42的外露部分可为终端部位(terminal)。接着分别形成多个导电元件44于该导电迹线42的外露部分上。 该导电元件44可例如为图示的焊球，作为半导体封装结构的输入/输出 端，以使芯片40藉之与外界装置(未图示，如印刷电路板等)成电性连 接关系。如图4I所示，进行一切单作业而切割该封装胶体45，以形成多个 芯片级封装结构，以达量产目的。通过前述的方法，本发明亦揭示一种尺寸级封装结构，包括芯 片40，具有一作用表面400及一相对的非作用表面402，并于该作用 表面400上形成有多个导电凸块41，且各该导电凸块41的端部形成有 一金属垫48;封装胶体45，用以包覆该芯片40及导电凸块41，并使
该导电凸块41的端部金属垫48外露出该封装胶体45且与该封装胶体 45的一表面齐平；导电迹线42，形成于该封装胶体45的表面上并电 性连接至该金属垫48;拒焊层43，敷设于该导电迹线42上并开设有 多个幵孔，以使外露出该导电迹线42预定部分；以及导电元件44，形成于该导电迹线42的外露部分上，以供芯片40藉之与外界装置电性 连接。另参阅图5A至5D，另外于本发明中形成有预定金属垫的载具的 制法还可包括提供一如玻璃的载具46，以于载具46上以溅镀方式沉 积一如金(Au)或钯(Pd)的金属层480 (如图5A所示)；利用图案化方式， 移除部分该金属层，例如于该金属层480上敷设一阻层47'，并使该阻 层47'形成有开孔470'以外露出欲移除的金属层部分，亦即保留欲形成 有金属垫的位置上方的阻层(如图5B所示)；蚀刻移除未为该阻层47， 所覆盖的金属层480部分(如图5C所示)；以及移除该剩余的阻层47，， 以于载具46预定位置处形成金属垫48 (如图5D所示)。再参阅图6，是显示本发明的芯片级封装结构第二实施例的剖面示 意图。如图所示，该芯片级封装结构与前述实施例所揭示的大致相同， 其不同处在于可研磨去除封装胶体45遮覆住芯片40的非作用表面402 的部分，以使芯片40的非作用表面402外露，从而有助于散逸芯片40 运作所产生的热量至外界或大气中，增进封装结构的散热效率。参阅图7，是显示本发明的芯片级封装结构第三实施例的剖面示意 图。如图所示，该芯片级封装结构与前述实施例所揭示的大致相同， 其不同处在于形成导电迹线42(下称"第一导电迹线")于封装胶体45 上后，先敷设至少一介电层49于该第一导电迹线42上，并开设多个 贯穿介电层49的贯孔，以使第一导电迹线42的预定部分藉该贯孔外 露。接着，亍该介电层49上形成多条第二导电迹线422，并使各第二 导电迹线422与至少一第一导电迹线42的外露部分电性连接。然后，再于第二导电迹线422上敷设拒焊层43，并开设多个贯穿 拒焊层43的开孔，以外露出第二导电迹线422的预定部分，而该第二 导电迹线422的外露部分可为终端部位。接着，进行于各第二导电迹 线422的外露部分(终端)上形成一如焊球的导电元件44，以作为封装 结构的输入/输出端，供与外界装置作电性连接。如此可通过增加芯片40上的增层数目而能提升封装结构中导电迹线布设的灵活性，从而使 芯片40更能有效地电性连接至外界装置以进行运作。因此，本发明的芯片级封装结构及制法主要即先在载具表面预定 位置处形成位置精准的金属垫，以使各该金属垫的相对位置可精准得 知，接着将多个作用表面形成有多个导电凸块的芯片，通过其导电凸 块而对应焊接于该金属垫上，进而将各该芯片精准定位于该载具上， 以利于进行后续的制造过程，如此即可避免现有芯片级封装结构的制 法中，于采批次方式将多个具导电凸块的芯片呈阵列方式粘置于胶片 上，受限于机具的误差或其它原因，每一芯片的相对接置位置无法精 确控制，以及对应于一胶片上多个芯片接置位置不同于另-胶片上多 个芯片接置位置，所造成彼此间的相对位置无法精确定位，导致后续 移除胶片而在封装胶体上形成电性连接至该导电凸块端部的导电迹线 的图案化制造过程中，必须针对不同批次的多个芯片逐一曝光、显影 情况，造成制造过程步骤与成本的提高及实务上无法有效进行量产等接着即可进行封装作业，以于该载具上形成用以包覆该多个芯片 与导电凸块的封装胶体，再移除该载具，以使该金属垫外露出该封装 胶体且与该封装胶体的---表面齐平，并于该封装胶体的表面上形成多 条电性连接至该金属垫的导电迹线，以及于该导电迹线上敷设一拒焊 层，并开设多个贯穿该拒焊层的开孔，以外露出该导电迹线预定部分， 以于该导电迹线预定外露部分上形成导电元件，最后再予切割该封装 胶体，以形成多个芯片级封装结构，达到充分量产目的。上述实施例仅为例示性说明^:发明的原理及其功效，而非用于限 制本发明。任何本领域技术人员均可在不违背本^:明的精神及范围下， 对上述实施例进行修饰与变化。因此，本发明的权利保护范围应如随 附的权利要求所列。
权利要求
1. 一种芯片级封装结构的制法，包括提供一载具，于该载具表面的预定位置形成有多个金属垫；将多个接置有导电凸块的芯片，以该导电凸块对应焊接于该载具的金属垫上，藉以将该芯片精准定位于载具上；于该载具上形成包覆该多个芯片与导电凸块的封装胶体；移除该载具，以使该金属垫外露出该封装胶体且与该封装胶体的一表面齐平；形成多条导电迹线于该封装胶体的表面上，并使该导电迹线电性连接至该金属垫；敷设一拒焊层于该导电迹线上，并开设多个贯穿该拒焊层的开孔，以外露出该导电迹线预定部分；分别形成多个导电元件于该导电迹线预定外露部分上；以及切割该封装胶体，以形成多个芯片级封装结构。
2. 根据权利要求1所述的芯片级封装结构的制法，其中，于该载 具表面的预定位置形成有多个金属垫的制法包括于载具上形成一阻层，该阻层中设有多个开孔以外露出该载具部分；于该开孔中形成一金属垫；移除该阻层，以于该载具表面预定位置形成金属垫。
3. 根据权利要求2所述的芯片级封装结构的制法，其中，该载具 为金属材质，且该金属垫是以电镀方式形成。
4. 根据权利要求1所述的芯片级封装结构的制法，其中，于该载 具表面的预定位置形成有多个金属垫的制法包括于载具上沉积一金属层；于该金属层上敷设一阻层，并使该阻层形成有开孔以外露出欲移 除的金属层部分，以保留欲形成有金属垫的位置上方的阻层； 移除未为该阻层所覆盖的金属层部分；以及 移除该剩余的阻层，以于载具预定位置处形成金属垫。
5. 根据权利要求4所述的芯片级封装结构的制法，其中，该载具 为玻璃材质，该金属层为金(Au)及钯(Pd)的其中之一。
6. 根据权利要求1所述的芯片级封装结构的制法，其中，该金属 垫的材质为金(Au)及钯(Pd)的其中之- 。
7. 根据权利要求1所述的芯片级封装结构的制法，其中，选择利 用研磨方式去除封装胶体遮覆住芯片的部分，以外露出该芯片。
8. 根据权利要求1所述的芯片级封装结构的制法，其中，于该导 电迹线与拒焊层间还设有至少一介电层及多条第二导电迹线。
9. 根据权利要求8所述的芯片级封装结构的制法，其中，于该导 电迹线上敷设至少一介电层，并使该导电迹线的预定部分外露出该介 电层，接着，于该介电层上形成多条第二导电迹线，并使第二导电迹 线与至少一该导电迹线的外露部分电性连接，然后，于第二导电迹线 上敷设拒焊层，并外露出第二导电迹线的预定部分，接着，于第二导 电迹线的外露部分上形成导电元件。
10. —种芯片级封装结构，包括芯片，具有一作用表面及一相对的非作用表面，并于该作用表面 上形成有多个导电凸块，且各该导电凸块的端部形成有一金属垫；封装胶体，用以包覆该芯片及导电凸块，并使该导电凸块端部的 金属垫外露出该封装胶体且与该封装胶体的一表面齐平；导电迹线，形成于该封装胶体的表面上并电性连接至该金属垫；拒焊层，敷设于该导电迹线上并开设有多个开孔，以使外露出该 导电迹线预定部分；以及导电元件，形成于该导电迹线的外露部分上。
11. 根据权利要求io所述的芯片级封装结构，其中，该金属垫的材质为金(Au)及铯(Pd)的其中之一。
12. 根据权利要求10所述的芯片级封装结构，其中，该芯片的非 作用表面为封装胶体所遮覆及外露出该封装胶体的其中之一。
13. 根据权利要求10所述的芯片级封装结构，其中，于该导电迹 线与拒焊层间还设有至少一介电层及多条第二导电迹线。
14. 根据权利要求13所述的芯片级封装结构，其中，该导电迹线 上敷设有至少一介电层，并使该导电迹线的预定部分外露出该介电层， 且该介电层上形成有多条第二导电迹线，并使该第二导电迹线与至少 一该导电迹线的外露部分电性连接，且于该第二导电迹线上敷设有外 露出第二导电迹线预定部分的拒焊层，以及于该第二导电迹线的外露 部分上形成有导电元件。
全文摘要
本发明公开了一种芯片级封装结构及其制法，是提供一表面预定位置形成有多个金属垫的载具，以将接置有导电凸块的多个芯片藉该导电凸块对应焊接于该载具的金属垫上，从而将多个芯片精准定位于载具上，避免现有芯片定位不佳问题，接着，于该载具上形成包覆该多个芯片与导电凸块的封装胶体，接着移除该载具，以使该金属垫外露出该封装胶体且与该封装胶体的一表面齐平，并于该封装胶体的表面上形成电性连接至该金属垫的导电迹线，之后敷设一拒焊层于该导电迹线上，并使导电迹线预定部分外露出该拒焊层，以于该导电迹线预定外露部分上形成导电元件，再切割该封装胶体，以形成多个具有芯片的芯片级封装结构。
文档编号H01L21/50GK101211793SQ20061016998
公开日2008年7月2日 申请日期2006年12月26日 优先权日2006年12月26日
发明者普翰屏, 萧承旭, 黄建屏 申请人:矽品精密工业股份有限公司