专利名称：半导体器件的制作方法
技术领域：
本发明总体而言涉及半导体器件，且更具体而言涉及一种半导体器件，
其具有由金属氧化物半导体(MOS )晶体管构成的开关元件和用于保护开关 元件的由MOS晶体管构成的保护元件。
背景技术：
图1和2是用于解释通用的输出端子的静电放电(ESD)保护电路的电 路图。图l显示了 CMOS型ESD保护电路，且图2显示了 NMOS开路漏极 型ESD保护电路。图1所示的ESD保护电路具有局部箝位电路(damp )101、 PMOS晶体管102、 NMOS晶体管103、输出端子OUT、电源端子VDD和 接地端子GND。图2所示的ESD保护电路具有局部箝位电路101、 NMOS 晶体管104、输出端子OUT和接地端子GND。
图3是显示形成图1和2所示的局部箝位电路101的栅极接地NMOS (ggNMOS)保护元件的电路图。局部箝位电路101具有NMOS晶体管105， 其具有连接到接地端子GND的栅极和源极。局部箝位电路101还具有连接 到接地端子GND的基板电势。
当将相对于接地端子GND的正静电电涌施加到连接于ggNMOS保护元 件的漏极的端子TML时，ggNMOS保护元件显示了图4所示的传输线脉冲 (TLP)电压对电流特性。在图4中，纵坐标代表ggNMOS保护元件的漏电 流，且横坐标代表ggNMOS保护元件的漏极-源极电压。换言之，在触发 电压Vtl,由于通过在ggNMOS保护元件的漏极端的雪崩击穿而产生的雪崩 电流引起基板电势上升，且寄生NPN双极晶体管工作。通过该寄生NPN双 极晶体管的工作，ggNMOS保护元件的漏极和源极之间的阻抗迅速减小，由 此产生了大的漏电流且导致所谓的回扫(snapback)现象，其中漏极-源极 电压降低到保持电压Vh。其后，漏电流和漏极-源极电压增加，同时保持 静电电涌电流的路径的电阻成分，且在击穿电压Vt2和击穿电流It2产生PN 结的热击穿。
然而，当在图1或2所示的ESD保护电路中的输出端子OUT的局部箝 位电路101通过图3所示的ggNMOS保护元件形成时，在ggNMOS保护元 件和由其保护的输出NMOS驱动器(NMOS开关元件)之间产生触发电压 的竟争。换言之，输出NMOS驱动器也由具有连接到输出端子OUT的漏极 的NMOS晶体管构成，且当相对于接地端子GND的正静电电涌被施加到输 出端子OUT，且NMOS晶体管的栅极电势接近地电势GND时，由于与 ggNMOS保护元件和NMOS晶体管最终击穿的相似的操作机制，发生回扫。 因此，需要避免具有比ggNMOS保护元件更低的相对于静电电涌的耐受电 压的输出NMOS驱动器回扫且在ggNMOS保护元件回扫之前击穿的情形。
例如，日本特许申请案第2004 - 304136号提出了一种结构，其中输出 NMOS驱动器的基板电势连接到ggNMOS保护元件的栅极，从而防止输出 NMOS驱动器的过早的击穿。根据该提出的结构，即使输出NMOS驱动器 由于静电电涌而在ggNMOS保护元件之前回扫，也认为输出NMOS驱动器 的上升的基板电势升高了 ggNMOS保护元件的栅极电势，且在输出NMOS 驱动器的回扫之后的 一 系列中具有产生ggNMOS保护元件的回扫的效果。
然而，根据该提出的结构，如果输出端子保护电路和输出NMOS驱动 器在布局上分开，则由于夹置在输出端子保护电路和输出NMOS驱动器之 间的布线电阻而可能在ggNMOS保护元件的回扫中产生延迟。
另外，在没有供电、且输出NMOS驱动器的栅极处于浮置状态、且栅 极电势不足够高以导致沟道反转的半导体器件的情形，在ggNMOS保护元 件和由其保护的输出NMOS驱动器之间的触发电压的竟争可能变得更为严 重。
当输出NMOS晶体管的栅极处于浮置状态时，栅极电势可以接近接地 电势GND，但是栅极电势经常升高到接近电源电势VDD。如果在栅极电势 已经升高到接近电源电势VDD的状态下将静电电涌施加到输出NMOS驱动 器的漏极，则寄生NPN双极晶体管在保持电压Vh下操作，且输出NMOS 驱动器显示了图5所示的TLP电压对电流特性。在图5中，纵坐标表示输出 NMOS驱动器的漏电流，且横坐标表示输出NMOS驱动器的漏极-源极电 压。换言之，输出NMOS驱动器在保持电压Vh取低阻抗状态，且静电电涌 电流流到输出NMOS驱动器，且ggNMOS保护元件仅在输出端子OUT的 电压达到ggNMOS保护元件的触发电压Vtl之后回扫，且然后ggNMOS保
护元件取低阻抗状态，以开始允许静电电涌电流流动。然而，在输出NMOS
驱动器比ggNMOS保护元件具有相对于静电电涌更低的耐受电压的情形， 存在输出NMOS驱动器将在ggNMOS保护元件回扫之前击穿的可能性。
为了防止输出NMOS驱动器的该过早击穿，已经作出了其他的建议。 例如，日本特许申请第2003 - 510827号提出增加在静电电涌被施加到输出 端子时使得输出NMOS驱动器具有等于地电势GND的栅极电势的电路。另 外，日本特许申请第2004 - 55583号提出了增加在静电电涌被施加到输出端 子时使得输出NMOS驱动器具有等于ggNMOS保护元件的栅极电势的栅极 电势的电路。这些建议消除了 ggNMOS保护元件和由其保护的输出NMOS 驱动器之间的触发电压的竟争，该竟争由高于ggNMOS保护元件的栅极电 势的输出NMOS驱动器的栅极电势所导致。然而，这些建议需要比如变换 器(inverter)的额外的电路，且增加了由ESD保护电路所占据的面积以及 ESD保护电i 各的成本。
发明内容
本发明的总体目的是提供一种抑制了上述的问题的半导体器件。 本发明的更具体的目的是提供一种半导体器件，其可以避免MOS保护 元件和MOS开关元件之间的触发电压的竟争，而无论MOS保护元件和MOS 开关元件之间的距离关系如何，且不增加由保护电路占据的面积，且可以由 MOS保护电路流动静电电涌电流而不导致MOS开关元件的静电击穿。
本发明的另一目的是提供一种半导体器件，其包括NMOS开关元件， 具有连接到输入和/或输出端子的N型漏极扩散区和连接到地线的N型源极 扩散区和P型基板接触扩散区；和NMOS保护元件，具有连接到输入和/或 输出端子的N型漏极扩散区和连接到地线的栅极、N型源极扩散区和P型基 板接触扩散区，其中NMOS开关元件的N型源极扩散区和P型基板接触扩 散区彼此相邻排列，且NMOS保护元件的N型源极扩散区和P型基板接触 扩散区排列以在其之间具有间距。根据本发明的半导体器件，NMOS保护元 件的基板电阻变得比NMOS开关元件的基板电阻大。因此，NMOS保护元 件的寄生NPN晶体管在低雪崩电流下操作，且NMOS保护元件的触发电压 变得比NMOS开关元件的触发电压低。因此，可以避免NMOS保护元件和 NMOS开关元件之间触发电压的竟争，而无论NMOS保护元件和NMOS开
关元件之间的距离关系如何，且不增加由保护电路占据的面积，且由NMOS 保护电路流过静电电涌电流而不导致NMOS开关元件的静电击穿。
NMOS保护元件的P型基板接触扩散区可以围绕其中形成有NMOS保 护元件的保护元件形成区。另外，NMOS保护元件可以具有交替排列的多个 带状N型源极扩散区和多个带状N型漏极扩散区， 一对N型漏极扩散区排 列在交替排列的各个端部的最外位置。在该情形，NMOS保护元件的基板电 阻可以进一步增加，且NMOS保护元件的触发电压可以进一步减小。
本发明的另一目的是提供一种半导体器件，其包括PMOS开关元件， 具有连接到输入和/或输出端子的P型漏极扩散区和连接到电源线的P型源 极扩散区和N型基板接触扩散区；和PMOS保护元件，具有连接到输入和/ 或输出端子的P型漏极扩散区和连接到电源线的栅极、P型源极扩散区和N 型基板接触扩散区，其中PMOS开关元件的P型源极扩散区和N型基板接 触扩散区彼此相邻排列，且PMOS保护元件的P型源极扩散区和N型基板 接触扩散区排列以在其之间具有间距。根据本发明的半导体器件，PMOS保 护元件的基板电阻变得比PMOS开关元件的基板电阻大。因此，PMOS保护 元件的寄生PNP晶体管在低雪崩电流下操作，且PMOS保护元件的触发电 压比PMOS开关元件的触发电压低。因此，可以避免PMOS保护元件和PMOS 开关元件之间触发电压的竟争，而无论PMOS保护元件和PMOS开关元件 之间的距离关系如何，且不增加由保护电路占据的面积，且由PMOS保护电 路流过静电电涌电流而不导致PMOS开关元件的静电击穿。
PMOS保护元件的N型基板接触扩散区可以围绕其中形成有PMOS保 护元件的保护元件形成区。另外，PMOS保护元件可以具有交替排列的多个 带状P型源极扩散区和多个带状P型漏极扩散区， 一对P型漏极扩散区排列 在交替排列的各个端部的最外位置。在该情形，PMOS保护元件的基板电阻 可以进一步增加，且PMOS保护元件的触发电压可以进一步减小。
可以组合上述的NMOS开关元件和NMOS保护元件与PMOS开关元件 和PMOS保护元件，乂人而NMOS开关元件和NMOS保护元件的N型漏才及扩 散区与PMOS开关元件和PMOS保护元件的P型漏极扩散区连接到同一输 入和/或输出端子，且NMOS开关元件和PMOS开关元件形成了 CMOS型电 路。在该情形，可以将本发明应用于CMOS型保护电路。
本发明的其他目的和另外的特征将从结合附图阅读以下的详细描述时
显见
图1是显示输出端子的CMOS型ESD保护电路的电路图2是显示输出端子的NMOS开路漏极型ESD保护电路的电路图3是显示形成局部箝位电路的ggNMOS保护电路的电路图4是显示当相对于接地端子GND的正静电电涌施加到连接于
ggNMOS保护元件的漏才及的端子时，ggNMOS保护元件的TLP电压相对电
流特性的图5是显示当输出NMOS驱动器的栅极电压升高到接近电源电压的电 势时，输出NMOS驱动器的TLP电压相对电流特性的图6A到6D是显示根据本发明的半导体器件的第一实施方式的图； 图7是显示半导体器件的第一实施方式的电路图； 图8是显示对于栅极电压是地电势的情形，相对于其中N型源极扩散区 和P型基板接触扩散区彼此相邻排列的本发明，和相对于N型源极扩散区和 P型基板接触扩散区以一间隔排列的比较例，输出NMOS驱动器的TLP电 压相对电流特性的图9是显示对于栅极电压是6V的情形，相对于其中N型源极扩散区和 P型基板接触扩散区彼此相邻排列的本发明，和相对于N型源极扩散区和P 型基板接触扩散区以一间隔排列的比较例，输出NMOS驱动器的TLP电压 相对电流特性的图IO是显示半导体器件的第一实施方式的变体的平面图； 图IIA到IID是显示根据本发明的半导体器件的第二实施方式的图； 图12是显示半导体器件的第二实施方式的电路图； 图13是显示半导体器件的第二实施方式的变体的平面图；和
胡的rMOS刑
具体实施例方式
图6A到6D是显示根据本发明的半导体器件的第一实施方式的图。图 6A是显示输出NMOS驱动器的平面图，且图6B是沿图6A的线A-A所截 取的输出NMOS驱动器的剖面图。图6C是栅极接地的NMOS ( ggNMOS ) 保护元件的平面图，且图6D是沿图6C的线B-B所截耳又的ggNMOS保护元 件的剖面图。图7是显示半导体器件的第一实施方式的电路图。首先，将参 考图6A到6D给出输出NMOS驱动器和ggNMOS保护元件的结构的描述。
LOCOS氧化层4形成于P型硅基板1上从而界定形成输出NMOS驱动 器(NMOS开关元件)2的驱动器形成区和形成ggNMOS保护元件(NMOS 保护元件)3的保护元件形成区。
通过参考图6A和6B给出输出NMOS驱动器2的描述。多个带状源极 区5s和多个带状漏极区5d形成于P型硅基板1的驱动器形成区中。带状源 极区5s和带状漏极区5d以预定的间隔(即以预定间距)沿图6A和6B的水 平方向交替排列。
在图6A中的垂直方向(或纵向)与源极区5s具有相同长度的带状P型 基板接触扩散区7形成于每个源极区5s的中心部分。在每个源极区5s中， 带状N型源极扩散区9s形成于P型基板接触扩散区7的两侧。P型基板接 触扩散区7和N型源极扩散区9s彼此相邻排列。
带状N型漏极扩散区9d形成于每个漏极区5d中。
例如由多晶硅制成的栅极13经由栅极氧化层11形成于P型硅基板1上 在N型源极扩散区9s和N型漏极扩散区9d之间。栅极13形成于彼此相邻 的N型源极扩散区9s和N型漏极扩散区9d之间的每个区域中。图6A和 6B显示了其中提供了 4个栅极13的情形，但是一般而言，为了将沟道宽度 设计为比较大的值则提供了几十个或更多的栅极13 。
将参考图6C和6D给出ggNMOS保护元件3的描述。多个带状N型源 极扩散区15s和多个带状N型漏极扩散区15d形成于P型硅基板l的保护元 件形成区中。带状N型源极扩散区15s和带状N型漏极扩散区15d以预定 的间隔(即以预定间距)沿图6C和6D的水平方向交替排列，从而一对带 状N型漏极扩散区15d排列在各个端部的最外位置(图6C和6D的右和左 侧)。
例如由多晶硅制成的栅极19经由栅极氧化层17形成于P型硅基板1上 在N型源极扩散区15s和N型漏极扩散区15d之间。栅极19形成于彼此相 邻的N型源极扩散区15s和N型漏极扩散区15d之间的每个
具有保护环结构或保护带结构的p型基板接触扩散区20形成以围绕N 型源极扩散区15s、 N型漏极扩散区15d、和栅极19,具有距N型源极扩散 区15s和N型漏极扩散区15d的间距(或间隙)。沿图6C和6D的水平方向 排列在最外位置的P型基板接触扩散区20和N型漏极扩散区15d之间的间 距例如为5 fim。另外，沿图6C的垂直方向(或纵向)，P型基板接触扩散区 20与N型源极扩散区15s和N型漏极扩散区15d的每个之间的间距例如为 100 jim。如果N型漏极扩散区15d具有沿该水平方向所取的10 (im的宽度 且栅极19具有沿水平方向所取的0.5pm的宽度，则沿该水平方向的N型源 极扩散区15s和P型基板接触扩散区20之间的最小间距(或距离)为15.5 pm。
层间绝缘层21形成于P型硅基板1的整个表面上，硅基板1包括图6B 中的输出NMOS驱动器2的驱动器形成区域和图6D所示的ggNMOS保护 元件3的保护元件形成区。
在输出NMOS驱动器2的驱动器形成区中，接触孔23p形成于P型基 板接触扩散区7上方的层间绝缘层21中，接触孔23s形成于N型源极扩散 区9s上方的层间绝缘层21中，且接触孔23d形成于N型漏极扩散区9d上 方的层间绝缘层21中，且接触孔23g形成于栅极13上方的层间绝缘层21 中。
金属互连(或布线)层2s形成于层间绝缘层21上，包括用于形成N型 源极扩散区9s中的接触孔23s和P型基板接触扩散区7中的接触孔23p的 接触孔形成区。P型基板接触扩散区7、 N型源极扩散区9s和栅极13经由 接触孔23p、 23s和23g以及金属互连层2s电连接。金属互连层2s连接到将 在后描述的接地端子(或地线)。
金属互连(或布线)层2d形成于层间绝缘层21上，包括用于形成N型 漏极扩散区9d上方的接触孔23d的接触孔形成区。金属互连层2d连接到将 在后描述的输出端子。
金属互连(或布线)层(未显示)形成于层间绝缘层21上，包括用于 形成栅极13上方的接触孔23g的接触孔形成区。
在ggNMOS保护元件3的保护元件形成区中，接触孔27p形成于P型 基板接触扩散区20上方的层间绝缘层21中，接触孔27s形成于N型源极扩 散区15s上方的层间绝缘层21中，且接触孔27d形成于N型漏极扩散区15d 上方的层间绝缘层21中，且接触孔27g形成于栅极19上方的层间绝缘层21中。
金属互连(或布线)层3s形成于层间绝缘层21上，包括用于形成N型 源极扩散区15s上方的接触孔27s、P型基板接触扩散区20上方的接触孔27p 和栅极19上方的接触孔27g的接触孔形成区。P型基板接触扩散区20、 N 型源极扩散区15s和栅极19经由接触孔27p、 27s和27g以及金属互连层3s 电连接。金属互连层3s连接到将在后描述的接地端子。
金属互连(或布线)层3d形成于层间绝缘层21上，包括用于形成N型 漏极扩散区15d上方的接触孔27d的接触孔形成区。金属互连层3d连接到 将在后描述的输出端子。
现将参考图7给出该实施方式的电路图的描述。
在图7中，输出NMOS驱动器2和ggNMOS保护元件3在输出端子 (OUT) 31和接地端子(GND) 33之间并联连接。
连接了输出NMOS驱动器2的N型漏极扩散区9d的金属互连层2d经 由输出端子线35连接到输出端子31。连接了 ggNMOS保护元件3的N型 漏极扩散区15d的金属互连层3d也经由输出端子线35连接到输出端子31。
连接了输出NMOS驱动器2的N型源极扩散区9s和P型基板接触扩散 区7的金属互连层2s经由地线37连接到接地端子33。连接了 ggNMOS保 护元件3的P型基板接触扩散区20、 N型源极扩散区15s和栅极19的金属 互连层3s经由地线37也连接到接地端子33。
在该实施方式中，输出NMOS驱动器2的N型源极扩散区9s和P型基 板接触扩散区7彼此相邻排列。另外，ggNMOS保护元件3的N型源极扩 散区15s和P型基板接触扩散区20排列以在其之间具有间距。根据该结构， 输出NMOS驱动器2的基板电阻Rsub变得比ggNMOS保护元件3的基板 电阻小。因此，输出NMOS驱动器2需要比ggNMOS保护元件3更大的雪 崩电流，从而使得作为基极的基板1和作为发射极的N型源极扩散区9s之 间的电势差超过PN结的内置电势(大致0.8V ),这是寄生NPN晶体管的工 作条件。换言之，因为ggNMOS保护元件3的寄生NPN晶体管即使在不导 致输出NMOS驱动器2的寄生NPN晶体管工作的小雪崩电流下也工作，所 以ggNMOS保护元件3的触发电压变得小于输出NMOS驱动器2的触发电 压。
因此可以避免NMOS保护元件3和输出NMOS驱动器2之间触发电压 的竟争，而无论输出NMOS驱动器2和ggNMOS保护元件3之间的距离关 系如何，且不增加由保护电i 各占据的面积，且在ggNMOS保护元件3中流 过静电电涌电流而不导致输出NMOS驱动器2的静电击穿。
在该实施方式中，ggNMOS保护元件3的P型基板接触扩散区20排列 以围绕形成ggNMOS保护元件3的保护元件形成区。另外，提供了多个带 状N型源极扩散区15s和多个带状N型漏极扩散区15d, N型漏极扩散区 15d排列在各个端部的最外位置，且N型源极扩散区15s和N型漏极扩散区 15d在图6C和6D的水平方向交替排列。因此，与交替排列的N型源极扩 散区15s和N型漏极扩散区15d中的N型源极扩散区15s排列在各个端部的 最外位置的情形相比，ggNMOS保护元件3的基板电阻即使对于最外扩散区 和P型基板接触扩散区20之间的间隔相同也可以被制得更大，且因此，使 得ggNMOS保护元件3的触发电压与输出NMOS驱动器2相比时更低。
图8是显示了对于栅极电压是地电势的情形，相对于其中N型源极扩散 区和P型基板接触扩散区彼此相邻排列的本发明，和相对于N型源极扩散区 和P型基板接触扩散区以一间隔排列的比较例，输出NMOS驱动器的TLP 电压相对电流特性的图。在图8中，纵坐标代表输出NMOS驱动器的漏极 电流，而横坐标代表输出NMOS驱动器的漏极-源极电压。本发明的数据 由符号口代表，而比较例的数据由符号*代表。
用于获得图8所示的TLP电压相对电流特性的本发明的示例和比较例具 有0.8 jam的栅极长度、10个栅极和500 jam ( 50 pm x 10 )的晶体管宽度。 本发明的样品具有与图6A和6B所示相似的结构。另一方面，比较例的样 品具有与图6A和6B所示相似的结构，但是交替排列的N型源极扩散区和 N型漏极扩散区中的N型源极扩散区排列在各个端部的最外位置，且N型 源极扩散区和P型基板接触扩散区之间的间距设定为4 pm。
如图8可见，具有彼此相邻排列的N型源极扩散区和P型基板接触扩散 区的本发明的输出NMOS驱动器与具有以所述间隔排列的N型源极扩散区 和P型基板接触扩散区的比较例的输出NMOS驱动器的触发电压和保持电 压相比，具有高了大致1V的触发电压和高了大致1.5V的保持电压。
图9是显示了对于栅极电压是6V的情形，相对于其中N型源极扩散区 和P型基板接触扩散区彼此相邻排列的本发明，和相对于N型源极扩散区和 P型基板接触扩散区以一间隔排列的比较例，输出NMOS驱动器的TLP电
压相对电流特性的图。在图9中，纵坐标代表输出NMOS驱动器的漏极电 流，而横坐标代表输出NMOS驱动器的漏极-源极电压。本发明的数据由 符号口代表，而比较例的数据由符号4代表。
用于获得图9所示的TLP电压相对电流特性的本发明和比较例的样品与 用于获得图8所示的TLP电压相对电流特性的样品相同。栅极电压被设定为 6V，从而使得输出NMOS驱动器的栅极电势足够高以导致沟道反转。
如图9可见，具有彼此相邻排列的N型源极扩散区和P型基板接触扩散 区的本发明的输出NMOS驱动器与具有以所述间隔排列的N型源极扩散区 和P型基板接触扩散区的比较例的输出NMOS驱动器的触发电压相比，具 有高了大致1.5V的触发电压。
在图6A到6D所示的第一实施方式中，输出NMOS驱动器2具有多个 带状P型基板接触扩散区7和多个N型带状源极扩散区9s。然而，本发明 的输出NMOS驱动器的结构不限于此，且输出NMOS驱动器仅需要使得P 型基板接触扩散区和N型源极扩散区彼此相邻排列。
例如，在输出NMOS驱动器2中，岛状P型基板接触扩散区7和岛状N 型源极扩散区9s可以在源极区5s中沿图10的垂直方向交替排列，从而P 型基板接触扩散区7和N型源极扩散区9s彼此相邻。图IO是显示半导体器 件的第一实施方式的变体的平面图。
另外，在图6A到6D所示的第一实施方式中，ggNMOS保护元件3具 有排列在交替排列的N型源极扩散区15s和N型漏极扩散区15d的各个端 部的最外位置的N型漏极扩散区15d。然而，本发明的ggNMOS保护元件3 的结构不限于此，且ggNMOS保护元件仅需要使得N型源极扩散区15s和P 型基板接触扩散区20以一间隔排列。例如，N型源极扩散区15s可以排列 在交替排列的N型源极扩散区15s和N型漏极扩散区15d的各个端部的最 外位置。
另外，P型基板接触扩散区20的形状不限于环状，且P型基板接触扩 散区20可以具有任何形状，只要在P型基板接触扩散区20和N型源极扩散 区15s之间提供间隔。
在图6A到6D和图10所示的输出NMOS驱动器2中，在P型基板接 触扩散区7和N型源极扩散区9s的每个中提供了接触孔23s或23p。然而， 当然可以提供跨过扩散区7和9s两者的接触孔。
接下来，将给出本发明的第二实施方式的描述。
图IIA到IID是显示了根据本发明的半导体器件的第二实施方式的图。 图IIA是显示输出PMOS驱动器的平面图，且图IIB是沿图IIA的线A-A 所截取的输出PMOS驱动器的剖面图。图11C是4册极上拉的PMOS (gpPMOS)保护元件的平面图，且图11D是沿图11C的线B-B所截取的 gpPMOS保护元件的剖面图。图12是显示半导体器件的该第二实施方式的 电路图。上述的第一实施方式使用NMOS元件，而第二实施方式使用PMOS 元件。首先，将参考图IIA到IID给出输出PMOS驱动器和gpPMOS保护 元件的结构的描述。
LOCOS氧化层4形成于P型硅基板1中的N阱39上从而界定形成输 出PMOS驱动器(PMOS开关元件)41的驱动器形成区和形成gpPMOS保 护元件(PMOS保护元件)43的保护元件形成区。
通过参考图IIA和IIB给出输出PMOS驱动器41的描述。多个带状源 极区45s和多个带状漏极区45d形成于P型硅基板1的驱动器形成区中的N 阱39上。带状源极区45s和带状漏极区45d以预定的间隔(即以预定间距) 沿图11A和11B的水平方向交替排列。
在图11A中的垂直方向(或纵向)与源极区45s具有相同长度的带状N 型基板接触扩散区47形成于每个源极区45s的中心部分。在每个源极区45s 中，带状P型源极扩散区49s形成于N型基板接触扩散区47的两侧。N型 基板接触扩散区47和P型源极扩散区49s彼此相邻排列。
带状P型漏极扩散区49d形成于每个漏极区45d中。
例如由多晶硅制成的栅极53经由栅极氧化层51形成于N阱39上在P 型源极扩散区49s和P型漏极扩散区49d之间。栅极53形成于彼此相邻的P 型源极扩散区49s和P型漏极扩散区49d之间的每个区域中。图11A和11B 显示了其中提供了 4个栅极53的情形，但是一般而言，为了将沟道宽度设 计为比较大的值则提供了几十个或更多的栅极53。
将参考图11C和11D给出gpPMOS保护元件43的描述。多个带状P型 源极扩散区55s和多个带状P型漏极扩散区55d形成于N阱39的保护元件 形成区中。带状P型源极扩散区55s和带状P型漏极扩散区55d以预定的间 隔(即以预定间距)沿图IIC和11D的水平方向交替排列，从而一对带状P 型漏极扩散区55d排列在各个端部的最外位置(图11C和11D的右和左侧)。例如由多晶硅制成的栅极59经由栅极氧化层51形成于N型阱39上在 P型源极扩散区55s和P型漏极扩散区55d之间。栅极59形成于彼此相邻的 P型源极扩散区55s和P型漏极扩散区55d之间的每个区域中。图IIC和11D 显示了其中提供了 4个栅极59的情形，但是一般而言，为了将沟道宽度设 计为比较大的值则提供了几十个或更多的栅极59。
具有保护环结构或保护带结构的N型基板接触扩散区61形成以围绕P 型源极扩散区55s、 P型漏极扩散区55d、和;f册极59,具有距P型源极扩散 区55s和P型漏极扩散区55d的间距(或间隙)。沿图IIC和IID的水平方 向排列在最外位置的N型基板接触扩散区61和P型漏极扩散区55d之间的 间距例如为5 (am。另外，沿图IIC的垂直方向(或纵向)的N型基板^^触 扩散区61与P型源极扩散区55s和P型漏极扩散区55d的每个之间的间距 例如为100 pm。如果P型漏极扩散区55d具有沿该水平方向所取的10 pm 的宽度且栅极59具有沿水平方向所取的0.5 (im的栅极长度，则沿该水平方 向的P型源极扩散区55s和N型基板接触扩散区61之间的最小间距(或距 离)为15.5 (im。
层间绝缘层21形成于N阱39的整个表面上，N阱39包括图11B中的 输出PMOS驱动器41的驱动器形成区域和图IID所示的gpPMOS保护元件 43的保护元件形成区。
在输出PMOS驱动器41的驱动器形成区中，接触孔63p形成于N型基 板接触扩散区47上方的层间绝缘层21中，接触孔63s形成于P型源极扩散 区49s上方的层间绝缘层21中，且接触孔63d形成于P型漏极扩散区49d 上方的层间绝缘层21中，且接触孔63g形成于栅极53上方的层间绝缘层21 中。
金属互连(或布线)层41s形成于层间绝缘层21上，包括用于形成P 型源极扩散区49s中的接触孔63s和N型基板接触扩散区47中的接触孔63p 的接触孔形成区。N型基板接触扩散区47、 P型源极扩散区49s和栅极53 经由接触孔63p、 63s和63g以及金属互连层41s电连接。金属互连层41s 连接到将在后描述的电源端子(或电源线)。
金属互连(或布线)层41d形成于层间绝缘层21上，包括用于形成P 型漏极扩散区49d上方的接触孔63d的接触孔形成区。金属互连层41d连4妻 到将在后描述的输出端子。
金属互连(或布线)层(未显示)形成于层间绝缘层21上，包括用于
形成栅极53上方的接触孔63g的接触孔形成区。
在gpPMOS栅极元件43的保护元件形成区中，接触孔67p形成于N型 基板接触扩散区61上方的层间绝缘层21中，接触孔67s形成于P型源极扩 散区55s上方的层间绝缘层21中，且接触孔67d形成于P型漏极扩散区55d 上方的层间绝缘层21中，且接触孔67g形成于栅极59上方的层间绝缘层21 中。
金属互连(或布线)层43s形成于层间绝缘层21上，包括用于形成P 型源极扩散区55s上方的接触孔67s、 N型基板接触扩散区61上方的接触孔 67p和栅极59上方的接触孔67g的接触孔形成区。N型基板接触扩散区61、 P型源极扩散区55s和栅极59经由接触孔67p、 67s和67g以及金属互连层 43s电连接。金属互连层43s连接到将在后描述的电源端子。
金属互连(或布线)层43d形成于层间绝缘层21上，包括用于形成P 型漏极扩散区55d上方的接触孔67d的接触孔形成区。金属互连层43d连接 到将在后描述的输出端子。
现将参考图12给出该实施方式的电路图的描述。
在图12中，输出PMOS驱动器41和gpPMOS保护元件43在输出端子 (OUT) 31和电源端子(VDD) 69之间并联连接。
连接了输出PMOS驱动器41的P型漏极扩散区49d的金属互连层41d 经由输出端子线35连接到输出端子31。连接了 gpPMOS保护元件43的P 型漏极扩散区55d的金属互连层41d也经由输出端子线35连接到输出端子 31。
连接了输出PMOS驱动器41的P型源极扩散区49s和N型基板接触扩 散区47的金属互连层41 s经由电源线71连接到电源端子69 。连接了 gpPMOS 保护元件43的N型基板接触扩散区61、P型源极扩散区55s和栅极59的金 属互连层43s经由电源线71连接到电源端子69。
在该实施方式中，输出PMOS驱动器41的P型源极扩散区49s和N型 基板接触扩散区47彼此相邻排列。另外，gpPMOS保护元件43的P型源极 扩散区55s和N型基板接触扩散区61排列以在其之间具有间距。根据该结 构，输出PMOS驱动器41的基板电阻Rsub变得比gpPMOS保护元件43的 基板电阻小。因此，输出PMOS驱动器41需要比gpPMOS保护元件43更
大的雪崩电流，从而使得作为基极的N阱39和作为发射极的P型源极扩散 区49s之间的电势差超过PN结的内置电势，这是寄生NPN晶体管的工作条 件。换言之，因为gpPMOS保护元件43的寄生NPN晶体管即使在不导致專# 出PMOS驱动器41的寄生NPN晶体管工作的小雪崩电流下也工作，所以 gpPMOS保护元件43的触发电压变得小于输出PMOS驱动器41的触发电 压。
因此可以避免gpPMOS保护元件43和输出PMOS驱动器41之间触发 电压的竟争，而无论输出PMOS驱动器41和gpPMOS保护元件43之间的 距离关系如何，且不增加由保护电路占据的面积，且在gpPMOS保护元件 43中流过静电电涌电流而不导致输出PMOS驱动器41的静电击穿。
在该实施方式中，gpPMOS保护元件43的N型基板接触扩散区61排列 以围绕形成gpPMOS保护元件43的保护元件形成区。另外，提供了多个带 状P型源极扩散区55s和多个带状P型漏极扩散区55d，P型漏极扩散区55d 排列在各个端部的最外位置，且P型源极扩散区55s和P型漏极扩散区55d 在图11C和11D的水平方向交替排列。因此，与交替排列的P型源极扩散 区55s和P型漏极扩散区55d中的P型源极扩散区55s排列在各个端部的最 外位置的情形相比，gpPMOS保护元件43的基板电阻即使对于最外扩散区 和N型基板接触扩散区61之间的间隔相同也可以被制得更大，且因此，使 得gpPMOS保护元件43的触发电压与输出PMOS驱动器41相比时更j氐。
在图IIA到IID所示的第二实施方式中，输出PMOS驱动器41具有多 个带状N型基板接触扩散区47和多个带状P型源极扩散区49s。然而，本 发明的输出PMOS驱动器的结构不限于此，且输出PMOS驱动器仅需要使 得N型基板接触扩散区和P型源极扩散区彼此相邻排列。
例如，在输出PMOS驱动器41中，岛状N型基板接触扩散区47和岛 状P型源极扩散区49s可以在源极区45s中沿图13的垂直方向交替排列， 从而N型基板接触扩散区47和P型源极扩散区49s彼此相邻。图13是显示 半导体器件的第二实施方式的变体的平面图。
另外，在图IIA到IID所示的第二实施方式中，gpPMOS保护元件43 具有排列在交替排列的P型源极扩散区55s和P型漏极扩散区55d的各个端 部的最外位置的P型漏极扩散区55d。然而，本发明的gpPMOS保护元件43 的结构不限于此，且gpPMOS保护元件仅需要使得P型源极扩散区55s和N
型基板接触扩散区61以一间隔排列。例如，P型源极扩散区55s可以排列在 交替排列的P型源极扩散区55s和P型漏极扩散区55d的各个端部的最外位置。
另外，N型基板接触扩散区61的形状不限于环状，且N型基板接触扩 散区61可以具有任何形状，只要在N型基板接触扩散区61和P型源极扩散 区55s之间提供间隔。
在图IIA到IID和图13所示的输出PMOS驱动器41中，在N型基才反 接触扩散区47和P型源极扩散区49s的每个中提供了接触孔63s或63p。然 而，当然可以提供跨过扩散区47和49s两者的接触孔。
在上述的实施方式中，如图7和12所示使用了开路漏极型输出端子。 然而，可以组合图7和12所示的结构以形成如图14所示的CMOS型<呆护 电路。图14是显示应用了本发明的CMOS型输出端子和保护电路的电路图。 在图14中，与图7和12中那些对应部分相同的部分由相同的参考标号指示， 且将省略其描述。
当然，根据本发明的半导体器件中使用的形成层的材料，元件的形状、 排列和数量不限于结合所述实施例的在以上描述的那些，且各种变化和修改 是可能的。
上述的实施方式显示了输出端子的保护电路。然而，保护电路可以被用 于接受信号输入的输入端子、用于接受信号输入和产生信号输出的输入和输 出端子。换言之，保护电路可以用于接受信号输入和/或产生相互输出的输入 和/或1#出端子。
另外，虽然在上述的实施方式中使用了 P型硅基板，但是当然可以使用 其他的基板，包括N型硅基板。
本申请要求于2005年9月30日在日本专利局提交的日本专利申请No. 2005-286708的权益，其全部内容引入于此作为参考。
另外，本发明不限于这些实施方式，而是可以进行各种变化和修改而不 脱离本发明的范围。
权利要求
1、一种半导体器件，包括NMOS开关元件，具有连接到输入和/或输出端子的N型漏极扩散区和连接到地线的N型源极扩散区和P型基板接触扩散区；和NMOS保护元件，具有连接到输入和/或输出端子的N型漏极扩散区和连接到地线的栅极、N型源极扩散区和P型基板接触扩散区，其中NMOS开关元件的N型源极扩散区和P型基板接触扩散区彼此相邻排列，且NMOS保护元件的N型源极扩散区和P型基板接触扩散区排列以在其之间具有间距。
全文摘要
一种半导体器件包括NMOS开关元件，具有连接到输入和/或输出端子的N型漏极扩散区和连接到地线的N型源极扩散区和P型基板接触扩散区；和NMOS保护元件，具有连接到输入和/或输出端子的N型漏极扩散区和连接到地线的栅极、N型源极扩散区和P型基板接触扩散区，其中NMOS开关元件的N型源极扩散区和P型基板接触扩散区彼此相邻排列，且NMOS保护元件的N型源极扩散区和P型基板接触扩散区排列以在其之间具有间距。如果N和P型互换，则地线由电源线取代。
文档编号H01L27/085GK101099239SQ20068000170
公开日2008年1月2日 申请日期2006年9月19日 优先权日2005年9月30日
发明者桥上裕幸 申请人:株式会社理光