专利名称：用于闪存工艺的控制栅剖面的制作方法
用于闪存工艺的控制栅剖面闪存器件是一种特殊类型的存储器，可以对其进行擦除和再编程 并且用于在单个数据存储部件中存储编码和/或数据。闪存芯片在多种应用中得到使用，这些应用包括在PC中存储基本输入/输出系统 (BIOS)、在调制解调器中更新新的协议、在蜂窝式电话中设置对于用户友好的特征以及提供保护以防止错误的编码。这些应用需要具有高水平的耐久性、可靠性以及数据保存并且在可预测的时间长度内进行操作而不会出现故障的闪存器件。对于闪存器件的一个可靠性考虑是早期周期性失效(Infant Cycling Failure (ICF ))。由电荷存储材料或选择栅氧化物中的缺陷引起的任何电荷的增益或损失会危害数据的完整性。在包括沉积、清洗、蚀刻及抗蚀剂除去的大量制造步骤中会引入不期望的缺陷。需要新的工艺以减小存储器件中的缺陷密度。
在本文的结尾部分将特别指出并明确要求本发明的主题。然而， 在对照附图进行研究时通过参考以下详细的说明可以最好地理解关 于本发明的结构和操作方法、及其目的、特征和优点。图1是示出根据本发明的包括具有斜面控制栅的非易失性存储 器的无线器件的方框图；图2是示出斜面控制栅的非易失性存储器单元的侧剖面图；以及图3是进一步示出在存在不期望的缺陷的情况下斜面控制栅的 好处的非易失性存储器单元的侧剖面图。应该意识到为了简化和清楚的说明，附图所示的元件没有必要按 比例绘制。例如，为了清楚起见，可以将某些元件的尺寸相对于其它元件放大。此外，如果认为适合，在附图中重复参考标记以表示相应 或相似的元件。
具体实施方式
在下面的详细说明中，阐述大量的具体细节以便对本发明有全面 的理解。然而，本领域技术人员应该理解的是，没有这些具体细节也 可以实现本发明。在其它情况下，没有详细说明公知的方法、工艺、 部件以及电路以便不使本发明难以理解。在下面的说明和权利要求中，术语"耦合"和"连接"连同它们 的派生词可以一起被使用。应该理解的是这些术语彼此之间并不作为 同义词。更确切地，在具体的实施例中，使用"连接"表示两个或多 个元件彼此直接物理的或电接触，而"耦合"可以进一步意味着两个 或多个元件彼此不直接接触，但是仍然要彼此协作或互相作用。图1示出可以例如结合到装置件10中的本发明的特征。在所示 的实施例中，装置IO是无线通信装置，但应该指出本发明不限于无 线应用。在本实施例中，收发器12从一个或多个天线接收和发射调 制信号。模拟前端收发器是独立的射频(RF)集成模拟电路，或选 择地，将其与处理器20嵌入为混合模式集成电路。可以对所接收的 调制信号进行降频变换、滤波，然后将其变换为基带、数字信号。处理器20可以包括基带和应用程序处理功能，其利用一个或多 个处理器内核。通常，方框14和16处理取指令、产生解码、发现操 作数、以及执行适当的动作、然后存储结果的功能。使用多个内核可 以允许一个内核专用于处理应用程序的特定功能，例如，图形、调制 解调器功能等。或者，多个内核可以允许跨内核分担处理工作量。主控制器18控制与系统存储器24交换数据的存储器接口 22。 系统存储器24包括诸如磁盘、随机存取存储器(RAM)、只读存储 器(ROM)和非易失性存储器26的的存储器组合，尽管包括在系统 存储器24中的存储器的类型或种类不限制本发明。非易失性存储器26可以是电可擦除可编程只读存储器(EEPROM)、闪存或任何其它 具有控制栅和浮栅的存储器，该存储器能够存储指令和/或数据并且 甚至利用装置10以功率节约模式保存该信息。根据本发明，非易失 性存储器26包括斜面控制栅。如先前提到的那样，可以将处理器20和非易失性存储器26结合 到无线装置10中，但是处理器和存储器可以共同包括在除无线电之 外的应用中。因此，本发明的实施例可以用于各种应用，将所要求的 主题结合到台式计算机、膝上型电脑、移动电话、MP3播放器、照 相机、通信装置以及个人数字助理(PDA)、医疗或生物技术设备、 汽车安全和防护设备、以及汽车信息娱乐产品。然而，应该理解的是 本发明的范围不限于这些实例。图2示出可以多次实例化并且排列成非易失性存储器26的非易 失性存储单元200的一个实施例。 一旦排列好，可以将大容量存储器 分成可以利用片上算法(on-chip algorithms)进行编程和擦除的较小 模块。此外，本实施例提供顺从于每一存储器单元包括多位的多电平 单元(MLC)的结构。值得注意的是，本发明的各实施例对于阵列结 构、用于编程和擦除存储单元的算法类型不受限制，或者不受存储在 单个存储单元中的位数的限制。存储单元200采用闪存工艺，其基于CMOS工艺可以具有几个 阱(为了简化没有示出)、双层多晶硅和多个金属层(为了简化仅示 出一个金属层)。使存储单元200的结构适合于具有低电压和高性能 要求的嵌入逻辑能力。在该工艺中形成的单个晶体管可以为具有用于 每一列的分离的漏极和源极线的NOR型单元，或选择地，为NAND型单元。在衬底210上生长沟道氧化物216作为薄的低缺陷氧化物，该氧 化物将浮栅218与其硅界面分离。浮栅218可以具有大约800埃(A) 的厚度。通过多晶硅之间(interpoly)的电介质220在浮栅218上但 与其隔离地形成厚度大约为2000 A的控制栅222，在本实施例中所 述多晶硅之间的电介质220是由二氧化硅-氮化硅-二氧化硅(ONO) 构成的叠层膜。值得注意的是，在不背离本发明的情况下，可以在存 储单元200中使用除ONO以外的多晶硅之间的电介质。一个可靠性的问题是闪存单元的接触至栅极的间距，这是本发明 所要解决的问题。根据本发明，控制栅222形成有斜剖面，其增大接 触至栅极的间距。在该图中，示出存储单元200的截面图，其中示出 在表面221处的宽度wa大于表面223处的宽度wb。在本实施例中， 宽度Wa在210到220纳米(nm)的范围内，而宽度Wb在190到200nm 的范围内，尽管在不背离本发明的情况下Wa和Wb的上限僮和下限 值可以在其它实施例中不同。斜剖面提供从控制栅222的底部到顶部 的20纳米的平均宽度变化量，艮卩，wa-wb大约为20nm。控制栅222的斜面可以根据用于限定/蚀刻控制栅的干法蚀刻工 艺确定。蚀刻工艺可以是干法蚀刻，即，通过等离子体的蚀刻，其可 以通过控制在蚀刻工艺中使用的气体量来改变。在蚀刻工艺中使用的 等离子体类型可以有助于确定控制栅222中多晶硅(poly)的斜面。一旦形成用于控制栅222的斜剖面，对多晶硅栅进行硅化，以便通过提供低于传统多晶硅栅的表面电阻来减少字线电阻。如果期望在 存储单元200中有硅化物，则该硅化物可以是选自IVA族、VA族和 vm族金属中的金属。在附图所示的实施例中，通过在整个结构上沉 积覆盖金属层，随后进行硅化物退火来使钴自对准多晶硅化物(cobalt salicide (CoSi2)) 224自对准于控制栅222。原则上，仅在金属与硅 接触之处形成硅化物。在衬底210中形成用于晶体管的源极区212和漏极区214，其中 扩散区在浮栅218和控制栅222的任意一侧与隔离物226对准。该自 对准方案允许亚光刻多晶硅间隔(sub-lithographic poly space)。源极 区212可以为渐次变化的源极扩散以改善在存储器擦除期间的源极/ 氧化物结的击穿，尽管这不是对本发明的限制。由于接触在漏极中的 存在，而使漏极间隔可以大于源极间隔。
在存储单元200中，电介质层228将金属层232与晶体管的栅极 结构隔离。金属层232将位线数据传送到读出放大器(未示出)并且 还将电压电位传送到源极区212。漏极接触230允许金属层232电接 触漏极区214。可以将氮化物蚀刻停止层(未示出)沉积在层间电介 质氧化物的下面以防止接触蚀刻穿通隔离层并引起至衬底210的短 路。在操作中，存储单元200中的单个晶体管可以使用福勒-诺德海 姆隧穿用于编程和擦除操作。在另一个实施例中，单个晶体管单元可 以使用沟道热电子(CHE)注入以控制电荷排列(chargeplacement)。 无论是福勒-诺德海姆遂穿还是沟道热电子注入，图2所示的非易失 性存储器26的结构提供精确的电荷排列和存储。浮置多晶硅栅218 提供电荷存储机制以设定具体的阈值电压或Vt电平。通过设定源极 区和控制栅上的电压电位，来控制闪速单元的操作和源极至漏极晶体 管的导电性。对于其中非易失性存储器26包括MLC的实施例，存储单元200 中的多个Vt电平提供适合于每一闪存单元存储多位的技术。存储在 多晶硅浮栅上的电荷数量将晶体管分类为几种不同等级中的一种，每 一个等级表示阈值电压的范围。因此，存储在浮栅上的电荷确定被编 程的精确的Vt电平，并相应地确定所存储的逻辑值。通过结合浮栅 218上的基本垂直的剖面与控制栅222上的斜剖面，存储单元200的 临界参数基本上保持不变。因此，诸如沟道长度、有源面积、栅极与 源极耦合、漏极耦合、源极耦合等的参数基本上保持不受控制栅222 上的斜剖面的影响。图3是进一步示出在存在不期望的缺陷300的情况下斜面控制栅 的好处的非易失性存储单元200的侧剖面图。在闪存技术中，闪存晶 体管的控制栅和浮栅与漏极接触和金属线的隔离是一个基本的参数。 在两个栅极结构和后端组件即漏极接触和金属线之间的任何短路会 损害存储器件的成品率和可靠性。
附图示出漏极接触与控制栅222之间的距离WD，该距离随着布 图的收縮逐渐变小。包括具有垂直剖面的控制栅的现有技术的闪存单 元随着距离WD的减小达到极限。然而，本实施例示出包括斜剖面的 控制栅222以及增大的接触至栅极的距离，其中Wc〉Wd。在附图所 示的实施例中，从控制栅的顶部边缘到接触的距离Wc比从控制栅底 部边缘到接触的距离Wd大大約10nm。值得注意的是，本发明在距 离测量上不限于仅大约10nm的差值，并且可以预见大于或小于10nm 的差值。同样，提供具有斜剖面的控制栅的本发明的特征提供有关布 图收缩的优点。存储单元200的可靠性失效可能是基于缺陷和/或电应力。斜面 控制栅222在器件可靠性方面具有优点。增大的接触至栅极的距离 Wc降低了由缺陷300引起的接触至栅极短路的机率。另外，增大的 接触至栅的距离Wc增大了漏极接触230和控制栅222之间的总电介 质厚度，这减小了电应力的影响。控制栅222的斜栅剖面增大控制栅 222与漏极接触230之间的距离而不改变整个多晶硅的尺寸。此刻显而易见的是，本发明通过将控制栅的剖面从垂直剖面改为 斜剖面来增强非易失性存储单元。尽管浮栅由于电荷保持问题而具有 垂直剖面，但是控制栅剖面可以倾斜以改善工艺的稳定性。用于控制 栅的倾斜的多晶硅剖面可应用于闪存技术。虽然已经在本文中示出并说明了本发明的某些特征，但是本领域 技术人员将会想到许多修改、替换、改变、以及等同物。因此，应该 理解的是所附权利要求旨在覆盖落入本发明的真正精神内的所有这 种4彦改和改变。
权利要求
1、一种非易失性存储器件，包括衬底；所述衬底上的第一绝缘层；形成在所述第一绝缘层上以提供用于所述非易失性存储器件的浮栅的第一半导体层；所述第一半导体层上的第二绝缘层；以及形成在所述第二绝缘层上以提供用于所述非易失性存储器件的控制栅的第二半导体层，其中形成具有斜剖面的所述控制栅，该斜剖面在所述控制栅顶部的宽度基本上小于在底部的宽度。
2、 根据权利要求1所述的非易失性存储器件，其中在所述控制 栅顶部的宽度在190到200nrn的范围内，而在底部的宽度在210到 220纳米(nm)的范围内。
3、 根据权利要求1所述的非易失性存储器件，其中斜剖面提供 从控制栅顶部到底部的大约20纳米(nm)的平均宽度差值。
4、 根据权利要求1所述的非易失性存储器件，还包括 所述衬底中的漏极区；以及至与所述控制栅分隔开的所述漏极区的接触，其中从所述控制栅 的顶部边缘至所述接触的距离大于所述控制栅的底部边缘至所述接 触的距离。
5、 根据权利要求4所述的非易失性存储器件，其中从所述控制 栅的顶部边缘至所述接触的距离比从所述控制栅的底部边缘至所述 接触的距离大大约10nm。
6、 根据权利要求1所述的非易失性存储器件，其中所述第二绝 缘层是由二氧化硅-氮化硅-二氧化硅(ONO)构成的叠层膜。
7、 一种制造闪存器件的方法，包括 在衬底上生长第一绝缘层； 在所述第一绝缘层上形成第一多晶硅层； 在所述第一多晶硅层上设置第二绝缘层；以及 在所述第二绝缘层上形成第二多晶硅层，其中所述第一多晶硅层是浮栅，其具有基本上平行于衬底表面的顶部部分和底部部分和基本 上垂直于衬底表面的侧面，以及其中所述第二多晶硅层是控制栅，其 具有基本上平行于所述衬底表面的顶部部分和底部部分和不垂直于 所述衬底表面的侧面。
8、 根据权利要求7所述的方法，其中所述控制栅具有斜剖面， 并且所述顶部部分的宽度比所述底部部分的宽度小大约20纳米(nm)o
9、 根据权利要求8所述的方法，还包括使用干法蚀刻工艺以限定所述控制栅的所述斜剖面。
10、 根据权利要求9所述的方法，还包括通过等离子体蚀刻所述控制栅，其中通过控制在所述蚀刻工艺中 所使用的气体量来改变所述斜剖面。
11、 根据权利要求9所述的方法，其中在所述蚀刻工艺中所使用 的等离子体类型可以决定所述控制栅的所述斜剖面。
12、 一种存储通过无线装置接收的信号中的信息的方法，包括在所述无线装置中，通过收发器接收所述信号；通过第一 内核或第二内核中的一个处理所述信号中的所述信息；以及将信息存储在形成有浮栅和控制栅的闪存中，其中所述浮栅垂直 于衬底表面的边缘具有垂直剖面而所述控制栅的边缘具有斜剖面。
13、 根据权利要求12所述的方法，其中所述浮栅具有垂直剖面而所述控制栅具有斜剖面。
14、 根据权利要求13所述的方法，其中所述控制栅的所述边缘 通过利用干蚀刻工艺以限定所述控制栅而具有斜剖面。
15、 根据权利要求13所述的方法，还包括 通过等离子体蚀刻所述控制栅以控制所述斜剖面，其中通过控制在所述蚀刻工艺中所使用的气体量来改变所述斜剖面。
16、一种闪存，包括 衬底；所述衬底上的第一绝缘层； 所述第一绝缘层上的第一多晶硅层； 所述第一多晶硅层上的第二绝缘层； 所述第二绝缘层上的第二多晶硅层；以及形成在所述衬底中并在所述第一和第二多晶硅层的一侧上具有 接触区的漏极区，其中从所述第二多晶硅层的顶表面边缘至所述接触 区的距离大于从底表面边缘至所述接触区的距离。17、 根据权利要求16所述的闪存，其中所述第二多晶硅层是具 有斜剖面的控制栅，其中与所述底表面边缘相比所述顶表面边缘离所 述接触区要远至少5纳米(nm)。18、 根据权利要求16所述的闪存，其中所述第一多晶硅层是具 有垂直剖面的浮栅，其中所述顶表面边缘和所述底表面边缘与所述接 触区的距离基本上相同。全文摘要
一种非易失性存储器件具有浮栅和控制栅。浮栅包括基本上垂直的剖面并提供电荷存储机制以设定具体的阈值电压。控制栅包括斜剖面以提高可靠性。
文档编号H01L29/788GK101128923SQ200680005622
公开日2008年2月20日 申请日期2006年1月30日 优先权日2005年2月22日
发明者D·阿尔奇迪亚科诺, S·弗兰恰里尼 申请人:英特尔公司