用于高性能CMOS应用的超薄Hf掺杂氮氧化硅膜及制造方法

专利名称：：用于高性能CMOS应用的超薄Hf掺杂氮氧化硅膜及制造方法
技术领域：
：本发明总体上涉及半导体器件，更特别地涉及包含栅层叠的互补金属氧化物半导体场效应晶体管(MOSFET)结构，所述栅层叠包括提高CMOS器件性能的超薄、高k栅电介质层。本发明还涉及一种制造这样的具有超薄、高k栅电介质层的MOSFET栅结构的方法。
背景技术：
：对于高性能CMOS器件，栅电介质基于反转电容的等效氧化物厚度(Tinv)需要为未来的技术而降低至16A以下。作为栅电介质材料的传统氮氧化物正在达到它的技术极限。在未来各代技术中，十分需要用具有较高介电常数的栅材料来代替二氧化硅或氮氧化硅电介质。这些材料被公知为"高k，，材料，术语"高k"意味着介电常数大于4.0(优选地大于约7.0)的绝缘材料。除非有其它说明，否则这里提到的介电常数是相对于真空的。在各种可能中，过渡金属氧化物、硅酸盐、或氮氧化物，诸如氧化铪、硅酸铪或氮氧化铪硅，由于它们的高介电常数和相对低的电泄漏而可能是代替传统栅电介质的最合适的候选物。此外，相对于其它基于过渡金属的绝缘化合物，基于Hf的化合物在高温表现出较好的热稳定性，因此更为优选。然而，为了对目前的MOSFET器件有用，高k栅电介质材料和相关的栅结构应该同时具有多个特性。以已知的高k材料、传统栅结构和传统制造方法难以实现这些特性的适当组合。首先，如上所述，当栅极被反转偏置时，合适的含高k栅电介质应当是"电性薄(electricallythin)，，的，以在晶体管沟道中产生运动反转电荷的大表面密度。术语"电性薄"是指高的每单位面积的电容。习惯上以等效氧化物厚度(Tinv)来表达每单位面积的反转电容。为了本发明的目的，Tinv等于二氧化硅的绝对介电常数(~0.345pF/cm)除以反转中每单位面积的电容的测量值。例如，反转中每单位面积的电容约为2.16e-6F/cm2,所对应的Tinv大约是16A。这样，反转中的栅电介质电容由几部分构成，包括电介质材料自身的电容、与运动载流子波函数有限尺寸相关的所谓量子力学电容和相邻栅电极的所谓耗尽电容。对于目前的MOSFET，Tinv的反转电容细分如下对于量子力学部分大约为3-5A，对于栅电极耗尽部分大约为2-5A，而对于栅电介质材料自身大约为12-14A。本领域技术人员可以明了这一事实为了实现平均厚度k大约为7的含高k绝缘材料的大约16A的Tinv，这样的含高k绝缘膜的总物理厚度应当小于20A。其次，在"高k，，材料化合物中，金属—氧键在产生高介电常数(高k)的外部电场中易于极化。正是这些键的高极化性导致存在于高k材料中的远处声子对沟道运动电荷的散射。其结果是，晶体管驱动电流可由于栅绝缘体中存在的高k材料而大大降低。还已知高k膜与晶体管沟道的接近对该十分不期望的远处声子散射的量起了重要作用。高k膜与沟道越靠近，远处声子散射越强。因此，非常难以实现不降低晶体管沟道中的载流子迁移率的超薄含高k栅绝缘体。第三，包括MOSFET沟道区、栅电介质和栅电极的整个栅结构应当能够支持具有从大约0.1V到大约0.4V的低晶体管阈值电压的目前CMOS技术。虽然可以通过改变沟道掺杂和选择栅电极的正确功函数实现期望的阈值电压，但是在栅电介质的两界面和在电介质本身里存在的大的固定和/或陷阱电荷(trappedcharge)会无意中将其改变。此外，例如经历高温(例如1000C结激活退火)或在FET操作期间的各种处理可以无意中改变陷阱和/或固定电荷的密度。而且，在晶体管沟道附近固定或陷阱电荷的高密度可以引发沟道栽流子的过度库仑散射，并可以降低沟道迁移率和晶体管驱动电流。因此，十分需要将该固定和/或陷阱电荷的总表面密度最小化以防止阈值电压和沟道迁移率的任何不期望的变化。典型地，所述固定和/或陷阱电荷的总表面密度应当低于8e-7C.cnT2，或者等价地，对于单个被充电位点(chargedsite),被充电位点的表面数量密度应当低于大约5el2cnT2。对于反转中的每单位面积的电容大约为2e-6F*cm-2的栅电介质来说，8e-7C.cm-2的电荷密度将阈值电压偏移了大约0.4V。例如，图1(a)示出用于制造高k栅层叠10的传统方法，其中Si衬底12具有包括例如Si02(或氮氧化硅-SiON)的基础(base)氧化物层14和形成在基础氧化物上的硅酸铪层(例如HfxSi^02)16。典型地，所述HfxSh-x02层由化学气相沉积(CVD)处理所沉积，并且更特定地由原子层沉积(ALD)CVD处理或金属有机CVD(MOCVD)处理或类似的沉积方法所沉积。如图2中提供的TEM照片中所示，当HfSi02膜薄于大约20A时，由于任一前述CVD方法的成核问题，HfSi02膜在区域20变得不连续。其结果是，因为高k膜变薄，漏电流显著增大。此外，严重不均勻或不连续的高k膜调节了晶体管沟道中的电化学势，并由此降低了晶体管电流。因此，由例如图1中所示类型的传统方法导致了高k膜的不良的厚度可缩小性。而且，在图2中15-20A厚的基础氧化物膜14清晰可见。该基础氧化物介电常数不高(在3.9和大约6之间)，造成Tinv附加10-15A。其结果是，具有连续20A厚的HfSK)2膜的绝缘层叠14/16的典型Tinv具有下列组成电介质材料14-20A、量子力学3-5A和传统多晶硅栅电极的耗尽2-5A。也就是说，缩小含高k绝缘层以满足高性能器件的要求(例如Tinv〈-16.5A)十分困难。图3示出Hf02层叠的Tinv对漏电流计量(Toxgl)的示图。为了本发明的目的，Toxgl是纯氧化硅层的物理厚度，所述纯氧化硅层在反转偏压产生的漏电流密度与在相同反转偏压中被测试样本的测量漏电流密度相同。一般对较厚的氧化硅膜进行测量漏电流密度至Toxgl计量的转换的校准，然后使用众所周知的物理学直接隧穿法则为超薄膜推断该转换。如图3所示，当HfO2的物理厚度从20人减少至15A时，漏电流密度增加大约1到2个数量级(如Toxgl从2.3nm减少至2.1nm所反映的)，同时Tinv几乎无变化。如果基础氧化物被变薄下去，则如图4所示，由于远处声子散射和库仑散射，沟道电子迁移率将显著降低。例如，在7-10A厚的基础氧化物膜14之后具有25-30A厚的Hf02膜16的电介质栅层叠14/16，导致峰值沟道迁移率降低大于50%,如图4所示。对于传统栅电介质结构和制造方法，较薄的含高k电介质的迁移率降低是另一基本挑战。此外，在用于制造如图1(b)所示的高k栅层叠结构25的另一传统方法中，Si村底12包括直接沉积在其上的HfxSi^02层24而不具有基础氧化物(例如SK)2或氮氧化物)。图1(b)所示的所述结构25进一步表现出界面陷阱的高密度、低迁移率和不良的热稳定性。如果加热到大约500C以上，则HfxSi^02层24与下面的衬底12反应，以形成基础氧化物的厚层(10A-15A)，其产生类似于图1U)的最终栅电介质结构。因此，图1(b)所示的所述结构具有与图1(a)所示结构相同的基本挑战。标题为METHODOFPRODUCINGHIGHDIELECTRICINSULATORFORINTEGRATEDCIRCUIT的美国专利No.6,624,093(，093专利)提出了一种形成硅酸铪的方法，其通过将铪沉积在硅晶片的二氧化硅表面上，然后加热所述晶片以生成硅酸铪。产生的结构只包括高k层，并且包括直接将金属Hf沉积在SK)2层上的方法步骤。该结构的好处只是由于高介电常数提供了高k电介质，但是Tinv不会随之降低至16A以下。此外，，093专利未教导在Tinv<16A的薄的含高k电介质情况下针对降低的沟道迁移率的任何解决方法。因此，，093专利中所教导的方法只可用于形成不过多受迁移率降低影响的、相对厚的含高k栅电介质。标题都为DAMASCENENiSiMETALGATEHIGH-KTRANSISTOR的美国专利No.6，342，414(，414专利)和6，475，874(，874专利)提出了一种通过将低温硅化金属限制在重叠在沟道上的凹陷中来形成金属硅化物栅极的方法。在凹陷区域中，首先沉积高k电介质。接着，通过在金属层上沉积硅层并接着退火来形成全硅化(FUSI)栅层(，414专利中)，或通过在硅层上沉积金属层并接着退火来形成FUSI层(，874专利中)。在这些参考文献中，在两个单独的步骤中形成高k层和FUSI。事先沉积高k。然后沉积并退火Si和金属(或反之亦然)以形成FUSI。在该专利中所公开的结构和方法不解决前述高k缩小问题，尽管一般地，基于硅化物、基于金属和基于金属化合物(例如导电金属氮化物、硼化物、碳化物、氧化物等)的栅电极导致Tinv的耗尽部分的减少或消除。由于用通常方法(PVD或CVD)沉积高k电介质，由这些方法形成的高k膜的物理厚度局限于大约20A,除了如上所述可接受的沟道迁移率所需的SiON基础层的15-20A之外。其结果是，这样的传统含高k电介质和FUSI栅电极的Tinv大于大约20A。或者，对于比大约15A更薄的基础SiON层和比大约18A更薄的整体Tinv，沟道迁移率被显著降低。虽然存在大量现有技术教导的实例，其中传统含高k膜与金属栅结构一起被用作栅电介质，但是所产生的晶体管栅结构具有如，414专利和，874专利中的同样缺陷。因此，十分需要能够使得含高k栅电介质层物理缩小至10A-20A范围而没有任何实质的迁移率降低。被转让给其受让人并以参考的方式全部被包含在这里的、标题为"High-temperaturestablegatestructurewithmetallicelectrode"的相关共同未决美国专利申请No.10/869658(，658专利申请)教导了在被稍微变厚的基础氧化物上在从大约13A到大约20A的范围使用超薄反应性过渡金属(例如钛)层。在高温步骤过程中，反应性金属与基础氧化物在非氧化环境中反应产生超薄高k材料层。为了使得产生的高k膜薄且绝缘，该申请教导金属层应当尽可能薄但仍均匀。这是可以实现的，如果金属膜比一个单层厚并且由在这样的薄范围中不具有任何成核问题的技术所沉积。遗憾的是，，658专利申请中所采用的PVD(物理气相沉积或溅射)沉积技术导致能量离子对基础氧化物膜的破坏。此外，该方法局限于已知在低于大约700C的相对低温与氧化硅反应的高度反应性钛原子。因此，需要一种新的解决方案来解决现有技术传统方法的上述问题。
发明内容本发明提供一种CMOS栅结构，其均匀地将低于大约7el4atoms/cm2的或少于连续金属膜的相应剂量的例如Hf、Ti、Zr或La的过渡金属原子的低剂量包含到否则是薄且均匀的氮氧化物栅电介质层(物理厚度9-20人)，并允许沟道载流子(电子或空穴)的高迁移率、陷阱和固定电荷的低密度，同时对于传统多晶硅栅电极将Tinv缩小至大约等于或低于16A，对于基于金属的栅电极将Tinv缩小至大约等于或低于14A。本发明通过提供一种制造半导体结构的方法来实现上面提到的优点，所述方法首先在基础栅层氧化物的上面形成一层扩散控制緩沖层，然后形成例如Hf、Ti、Zr或La的金属原子源并将层叠退火以形成具有渐进金属浓度的超薄金属氧化物层(在上部区域为高金属"M"浓度，下部区域为低)。这样一来，CVDMxSi^02的成核问题得以避免，并因此可实现超薄MxSi^02层叠。由于金属浓度在上部区域为高且在下部区域为低，因此实现低界面陷阱密度、高迁移率和良好的热稳定性，同时保持层叠的高介电常数。在替代方法中，在多晶硅层的上面形成金属M的薄层，并在单个的退火步骤中，形成(FUSI)MSi和MxSi^02层。所述FUSI栅极导致Tinv的降低。形成非常薄的MxSi^02层进一步降低Tinv。另外，得到较高迁移率，同时保持高的平均介电常数。根据本发明的第一实施例，提供一种半导体结构和方法，所述方法包括下列步骤a)提供半导体衬底；b)在所述半导体衬底上形成电介质材料层；c)在所述电介质材料层上形成扩散控制緩冲层；d)在所述緩冲层上形成含金属材料层以形成层叠；和e)退火所述层叠以将金属原子从所述含金属材料扩散通过所述緩冲层进入所述电介质层，以在所述衬底上形成高k栅电介质层，所述高k栅电介质层朝着高k栅电介质层的上部区域具有较高的金属浓度，而朝着高k栅电介质层的下部区域具有较低的金属浓度。根据本发明，所述高k栅电介质层包括形式为MxSih02(x范围是0到0.3)的金属氧化物。根据本发明，所述高k栅电介质层包括低于7el4cm^的金属原子总剂量，优选地在从大约3el3cn^到大约5el4cm-z的范围中，更优选地在从大约5el3cnT2到大约4el4cm-2的范围中。有利地选择所述栅电极材料以使能实现低阈值电压CMOS电路。在第一实施例中，金属原子源和緩冲层在退火之后被有选择地去除，然后在所述栅电介质上形成栅电极材料以使得NFET和PFET的阈值电压从大约O.IV到大约0.4V。根据笫二实施例，只是金属原子源在退火步骤之后被有选择地去除，而保留緩冲层作为栅电极。在此实施例中，緩冲层被选择以产生所得栅电极的正确功函数。根据第三实施例，所述緩冲层和金属原子源被有利地以这样的方式选择，即在退火步骤之后它们的组合结构适于成为CMOS栅电极。在一个实例中，所述緩沖层是例如多晶硅(多晶Si)的含硅层。有利的是，根据本发明的方法所形成的CMOS器件由于所形成的超薄高k层和FUSI而具有进一步降低Tinv和增强器件性能的优点。图1(a)和1(b)是描述用于制造高k栅层叠的传统方法的示意性示图；图2是以横截面描述HfSi02薄膜层叠的TEM照片，示出由于CVD处理的成核问题造成的不连续；图3示出Hf()2层叠的Tinv对Toxgl的示图，并示出对于图l(a)和l(b)中所示现有技术器件漏电流密度的增大；图4示出当在图1(a)的现有技术层叠中描述的基础氧化物层变薄时沟道电子迁移率的降低；图5示出通过将过渡金属原子扩散通过緩沖层来形成栅电介质层的示例性方法；图6示出根据本发明第一实施例在退火步骤之后去除过量金属源和緩沖层；图7示出根据本发明第二实施例只去除金属源层并使用緩冲层作为栅电极；图8示出根据本发明第三实施例形成新颖的栅层叠结构的示例性方法；图9示出作为铪剂量的函数的Tinv的示图。具体实施方式参考图5，这样来实现本发明的优点，即首先在例如氮氧化硅的基础栅电介质层54上形成例如非晶硅或锗的扩散控制稳定材料的均匀緩沖层55，然后形成包含例如纯Hf、Ti、Zr或La层的过渡金属原子源的均匀层56，之后退火所述结构以从它们的源扩散过渡金属原子通过扩散控制材料，并进入基础栅电介质层。本领域技术人员可以理解这一事实，在基础栅电介质中过渡金属原子的所得剂量主要受扩散控制层的扩散和/或反应特性以及退火步骤的条件(温度和时间)控制，在较轻程度上，受金属原子源特性的控制。因此，本发明有效地将高k栅电介质层中金属原子剂量的控制从传统含金属层的特征以及形成这样层的各方法中分离出来。此外，通过两个独立的特征(扩散控制层和退火步骤)在栅电介质中控制扩散过程和所得金属剂量的能力使得可以选择大范围的退火温度，同时在栅电介质膜中保持期望的(低)金属原子剂量.在选择促使金属原子包含到基础栅电介质的原子结构和与其化学键合所需的特定(高)退火温度时采用该灵活性。本发明的所得栅电介质结构的一个新颖特征是，非常少剂量的金属原子可以被均匀地包含到物理薄栅电介质，具体地说，栅电介质中金属原子的总表面密度或剂量可以被有利地变为小于大约7el4cnT2，优选地在从大约3el3cm々到5el4cm-2的范围中，更优选地在从大约5el3cm^到4el4cnT2的范围中。所得栅电介质物理厚度可以被保持在从大约9A到20A，优选地从大约12A到17A.在已知的连续高k栅电介质结构中过渡金属原子的总剂量基本上较高，因为金属原子源被直接沉积在基础栅电介质或衬底上，并因此等于均匀连续膜中金属原子的表面密度或剂量。作为例子，在l-2单层厚的连续金属层中Hf的剂量大于大约lel5cm^在替代实例中，在连续20A厚的Hf。.2Si。.802膜中Hf原子的剂量类似地大于大约lel5cm—2。在薄栅电介质中具有低剂量金属原子减少了远处声子散射并因此减少了极其不期望的沟道迁移率的降低。然而，金属原子的优选低剂量与所得栅电介质的优选物理厚度范围相结合提供了使得Tiiiv能够在恒定(或更低)的栅泄漏降低至16A以下(对于传统多晶硅栅电极)的可观推动力。本发明的所得栅电介质结构的另一个特征是，栅电介质中在垂直于晶体管沟道的方向的金属原子浓度有利地是梯度的(graded)，靠近沟道具有较低浓度，远离沟道具有较高浓度。这样的梯度进一步减少了迁移率降低和在沟道附近无意间被引入的电陷阱和固定电荷。梯度分布是通过受控扩散过程将金属原子引入栅电介质的结果。栅电极完成了本发明的CMOS栅结构。栅电极的形成可以以几种不同的方法来实现。在第一组实施例中，金属原子源或扩散控制层或二者在退火步骤之后被有选择地去除而不破坏栅电介质，然后通过传统处理形成不同的栅电极。在第二组实施例中，扩散控制层和金属原子源被有利地以这样的方式选择，即在退火步骤之后它们的组合结构适于被用作CMOS栅电极。本发明结构的各个新颖方面和优点将根据下面的详细描述而更加明显。参考图5-8，本发明中所采用的半导体衬底12包括任何半导体材料，包括但不局限于Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP和所有其它III/V或II/VI化合物半导体。半导体衬底12也可以包括有机半导体或分层半导体，例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe(SGOI)。在本发明的一些实施例中，所述半导体衬底12优选地由含Si半导体材料(即包含硅的半导体材料)组成。所述半导体衬底12可以是掺杂的、非掺杂的，或者其中包含掺杂的和非掺杂的区域，或者进一步地，也可以是应变的、非应变的或者其任何组合。所述衬底12可以包括各种有用的结构，例如分隔槽、各种掺杂阱、基于槽的存储单元等。这些结构一般在这一步骤中存在于衬底12中，但是对于本发明并非必要，因此未示出。而且，所述半导体衬底12可以包括具有任何结晶取向的表面，包括例如(100)、(110)、(111)或其任何适当的组合。在形成基础电介质54之前，清洗衬底12的表面以去除任何残留层(如固有氧化物)、外来颗粒以及任何残留的金属表面污染物，并临时保护已被清洗的衬底表面。首先在氢氟酸溶液中去除残留的氧化硅。基于已知为RCA的工业标准栅电介质预清洗来优选地去除颗粒和残留的金属污染物。它包含在氢氧化铵(NH40H)和过氧化氢(H202)的溶液中然后在氢氯酸和氧化剂(例如H202、03)的混合水溶液中处理衬底12。其结果是，清洗的衬底表面被非常薄的化学氧化物层所密封。虽然保护性化学氧化物典型地被制得比IOA更薄以便不干扰基础电介质层54的特性，但是它的厚度可以变化以有利地改变基础电介质层54的特性。可以通过例如氧化、氮化或氮氧化的热生长处理来形成基础电介质层54。例如，可以在氧化环境中通过热氧化，然后在氮化环境中通过热氮化处理来形成薄基础电介质，所述氧化环境例如低分压分子氧02(分压从大约10Torr到大约300Torr),所述氮化环境例如低分压氨NH3(分压从大约30mTorr到大约30Torr)。选择活性种类(例如02或NH3)的分压、处理温度和处理持续时间以产生在大约8A到20A的理想物理厚度范围内、具有理想的化学成分(即氧氮比例)的均匀氮氧化物基础电介质层54。氧化和氮化处理的顺序并不重要，因为它只改变氧化和氮化处理的上述参数的选择，但是允许在理想的厚度范围中形成基础电介质层54。膜生长率和它的化学成分对处理参数(也被称为"处理空间，，)的相关性对多个典型的氧化和氮化化学剂(例如O、02、03、NO、N20、NH3、N2H4和N)对顺序和逆序处理序列在本领域中已知。所述"处理空间，，可以容易地对于氧化和氮化剂的4壬何未知组合画出。可选地，通过产生例如原子或分子基团和/或离子的激活亚稳原子或分子种类可辅助氧化/氮化处理。典型地通过气体放电、紫外辐射或高热产生激活颗粒。可以在衬底12的附近或远处产生激活颗粒。这样的激活处理的一个例子是商业上可获得的等离子氮化处理，其中氮化步骤通过生成原子氮、分子和原子离子以及亚稳氮分子的氮气体放电执行。激活的氮颗粒参与栅电介质氮化处理。或者，可以通过化学气相沉积(CVD)和其它类似的沉积处理来形成基础电介质54。也可以利用上述处理的任何组合来形成电介质54，并且在中性环境中在大约800C到1150C的高温可以有选择地对其退火。虽然存在形成基础电介质层54的各种方法，但它的优选特性的范围如下。物理厚度范围大约为8A到20A。层54的较优选化学成分是大约IO原子百分比的氮到30原子百分比的氮。对于基于硅的衬底12，高于大约25原子百分比的氮含量造成不期望的大量固定/陷阱电荷。物理厚度和化学成分也可以被规定为总表面浓度或层54中存在的氧原子和氮原子的剂量。更优选的是，层54包含大约1.5el5cnT2到8el5cm^的氧剂量和低于大约2el5cii^的氮剂量，而最优选的是大约2.5el5cm-2到5el5cnT2的氧剂量和大约5el4cm-2到1.5cm-2的氮剂量。膜54中的氮含量可以有利地是梯度的，离开晶体管沟道氮含量较高.根据本发明，如图5所示，层54由扩散控制层55覆盖。优选地，通过在非氧化环境中的低温化学气相沉积形成层55，以防止沉积处理和基础电介质层54之间任何不期望的相互作用。虽然可以使用等离子辅助处理(例如PECVD、PVD)来沉积层55，但由于能量等离子离子对层54的潜在破坏，它们是不被期望的。选择层55的材料以适于本发明的两个实施例之一。在第一实施例中，层55是牺牲的。因此，以这样的方式选择它的材料，即它可以:故有选择地去除，而不破坏下面的栅电介质层。在第二实施例中，采用层55的材料以形成栅电极。因此，选择它以具有适于CMOS栅结构的阈值特性。在任一情形下，相对于例如Hf、Ti、La或Zr的过渡金属原子，根据层55的扩散和反应特性来选择它的厚度，以使得该层充当用于这些原子的扩散调节器。在第一实施例中，层55是牺牲的，并从下列两组中选出惰性半导体和惰性金属。相对于层54指定化学惰性。例如，锗(Ge)，惰性半导体组的优选代表，对于层54是相对稳定的材料，并可以在过氧化氢溶液中被非常有选择地去除。可以使用GeH4气态前体在商业上可获得的CVD反应器中沉积扩散控制Ge层。将层55制得足够厚(优选地比大约100A更厚)以避免由于层54的表面上不均匀的锗成核而造成的超薄区域中的Ge膜岛化(islanding)。优选的惰性金属包括难熔金属和它们的金属化合物，例如氮化物。可以使用硫酸溶液来有选择地去除这些金属化合物。最优选地，惰性金属包括鴒(W)、钼(Mo)或它们各自的氮化物。优选地使用W(CO)6或WF6前体沉积鴒或氮化鵠。W(CO)6较WF6更为优选，因为氟可以千扰层54。在氮化鵠的情况下，可以使用原子层沉积(ALD)或等同地使用脉沖CVD技术来沉积层55，在所述脉冲CVD技术中鴒前体(例如W(CO)6)的输送与氮前体(例如NH3)的输送交替进行。虽然脉冲CVD或ALD处理一般导致更多的均匀成核和更少的膜島化，但优选地将层55制得比大约30-50A更厚，以避免由于不均匀成核造成的任何膜岛化.在第二实施例中，选择层55以产生具有合适功函数的栅电极。层55可以包括各种基础金属和金属化合物(例如硅化物、氮化物、硼化物和碳化物)，其相对于层54和例如Hf、Ti、La或Zr的过渡金属原子具有化学惰性。在此情况下，选择层55的材料与金属栅电极的材料类似，也就是说，其费米能级分别与传统NFET和PFET的硅导带或硅价带对准。例如，可以采用具有高氮含量的氮化鴒作为PFET兼容的栅电极。因此，在PFET器件的情况下，层55可以包括WN。在另一例子中，可以采用氮化钽(TaN)作为NFET兼容的栅电极。因此，在NFET器件的情况下，层55可以包括TaN。尽管对于NFET兼容和PFET兼容的栅电极存在许多替代材料，只要这样的替代材料相对于层54和例如Hf、Ti、La或Zr的过渡金属原子基本上惰性，就可以将它们用作层55的构成成分。在第三实施例中，层55用于在与层56反应之后形成栅电极。选择层55以产生所得栅电极的正确功函数(workfunction)。例如，层55可以包括硅，例如非晶或多晶硅。可以使用硅烷SiH4作为硅前体在低压CVD(LPCVD)反应器中沉积基于硅的层55。在典型的LPCVD反应器中，可以将层55制得薄约50A而不失连续性。可以将基于硅的层55转变为基于硅化物的栅电极，产生接近硅带隙中间点的费米能级。该中间带隙栅电极尤其可用于已知为全耗尽晶体管的具有完全耗尽本体的晶体管。返回图5，接着在层55上形成过渡金属原子源56。层56优选地包括例如Hf、Ti、La、Zr的基本金属或其合金。可以通过任何已知的沉积技术，例如各种类型的CVD(如金属有机CVD、脉冲CVD等)、物理气相沉积(PVD)、溅射、电镀，或通过将离子注入层55的上部，来形成所述金属层。将层56制得足够厚以便是连续的和均匀的。层56的最小厚度取决于用于形成该层的特定处理。在PVD的情况下，可以将层56制成几个单层厚(~10A)同时是连续的和合理均匀的。具有扩散控制层55的另一优点在于它保护基础电介质层54不受由PVD反应器中存在的能量离子所造成的破坏。在低于大约300C的低温进行PVD沉积。层56的所得厚度由处理时间和金属靶相对于等离子的电偏置所控制。可以通过使用从不同靶的共同溅射或通过使用具有理想合金组成的靶，在PVD反应器中轻易地引入合金的特定选择。可以将层56制得如所期望的厚，但是实际上，层56无需比大约IOOO人更厚。在CVD的情况下，可以将层56制成大约20-50A厚以便是连续的和合理均勻的。可选地，层56可以包括例如Hf、Ti、La或Zr的过渡金属的各种化合物。这些化合物可以是导电的，例如各硅化物、氮化物、碳化物或硼化物，或者可以是绝缘的，例如各氧化物和硅酸盐。这些化合物应当具有或者应当能够产生适于在大约500C到1100C的高温扩散的过渡金属原子的使用(access)。根据本发明以及如图5所示，包括电介质层54、扩散控制层55和层56的层叠(stack)被退火，以引起层56中存在的过渡金属原子扩散通过层55并进入层54。选择退火的温度和持续时间以将理想剂量范围的金属原子输送至层54中。这些扩散原子中的一些可以与层55的材料发生反应。这些反应的出现将进一步减少输送至层54中的金属原子剂量。典型地，升高退火温度造成层55中金属原子的扩散系数呈指数增大。以厘米测量的特征扩散长度与以平方厘米每秒测量的扩散系数和以秒测量的退火持续时间的乘积的平方根成比例。为了将低剂量的金属原子供应至层54中(低于大约7el4cnT2)，扩散控制层55的厚度应当等于或小于层55中金属原子的特征扩散长度。由于实际的设备限制，选择退火温度范围在大约400C到1150C之间。对于商业上可获得的快速热退火设备(RTA)退火持续时间大约为1秒到几分钟，对于典型退火炉退火持续时间大约为IO分钟到几小时。然后根据前述规则选择层55的厚度以输送理想的低剂量过渡金属原子。可选地，可以将退火处理执行为多步骤序列。多步骤退火序列可以允许通过层55的扩散处理和层54中化学合成处理之间进一步分离。有利地，在高温用非常短的时间进行最后的退火步骤，以促进层54之内的化学反应而不造成过度扩散。在一个例子中，所述最后的退火步骤是高温(700C-1400C)超短退火(例如激光退火、闪光灯退火)，其具有大约毫秒量级的特征持续时间。这样的超短退火的高峰值温度有助于促进层54之内的金属原子化学键合，同时超短持续时1间引起最少扩散并防止金属原子不期望地过度渗透进入晶体管沟道。在一个例子中，当层56包含Hf原子而层54包含氧化硅时，所得结构包括超薄HfxSi^02层53，其中x范围在0到0.3之间，最优选从0.03到0.1。而且，超薄HfxSik02层53在层53之内具有渐进的Hf浓度(上部区域59具有高Hf浓度，下部区域51具有低Hf浓度)。这样的Hf浓度梯度是扩散过程的结果。当Hf浓度如上所述是梯度的时，CVDHfSiO的成核问题被消除，从而可以实现超薄HfSiO栅电介质。此外，PVD引入的破坏也被消除，从而以恒定或减小的栅漏电流提供Tinv减小。更重要的是，可控地将低剂量过渡金属原子输送入栅电介质中的能力显著地减少了迁移率降低和陷阱/固定电荷量，同时保持合理高的栅电介质介电常数。而且，由于Hf浓度在上部区域为高且在下部区域为低，则实现了界面陷阱密度和沟道散射的进一步降低。HfxSi^02层53的物理厚度可以变化，但是一般具有大约9A到20A的厚度，更典型地为大约12A到17人的厚度。也可以将层53的物理厚度和化学成分指定为层53中存在的Hf原子的总表面浓度或剂量。因此，对于该例子，层53优选地包含大约5el3cm^到7el4cm—2的Hf剂量。参考图9，对于一般13A厚的、产生大约18ATinv而没有Hf的层53，Tinv的相对减少被示为Hf剂量的函数。大约2el4cnT2的Hf剂量导致Tinv大约为16A。如前所述，层54优选地包含达25原子百分比的氮，或者等同地，氮剂量低于大约lel5cm-2。因此，层53包括HfSiON层，其具有同样优选的低Hf原子剂量和小于约lel5cm4的优选氮剂量。虽然给出的例子是关于基于Hf的层53,但是其它过渡金属原子同样有用。具体地说，在钛的情况下，Ti-O键的极化率大约是Hf-O键的极化率的3倍，导致在层53中对于每个给定Tinv的金属剂量甚至更小。因此，层53中Ti的优选剂量从大约3el3cm^到2el4cnT2。接下来的处理步骤旨在通过形成合适的栅电极来完成本发明CMOS栅结构。栅电极的形成可以以几种不同方法来实现。例如，在如图6所示的第一实施例中，金属原子源56和扩散控制緩沖层55在退火步骤之后被有选择地去除而不破坏栅电介质，然后通过传统处理形成不同的栅电极。具体地说，Hf原子源56可以通过使用例如浓缩HF溶液或王水的湿式化学法或通过具有大物理成分(溅射)的反应性离子蚀刻而被去除。在两种情况下，栅电介质由緩冲层55保护。然后可在硫酸溶液中相对于栅电介质53将基于金属的緩冲层55有选择地去除。或者，基于锗的緩冲层可以使用过氧化氢溶液而被有选择地去除。或者，在如图7所示的第二实施例中，只是金属原子源56在退火步骤之后被有选择地去除，而保留緩沖层55作为栅电极。在此实施例中，緩沖层55被选择以产生所得栅电极的正确功函数。緩冲层55可以包括各种基础金属和金属化合物(例如硅化物、氮化物、硼化物和碳化物)，例如TaN或TiN。或者，在第三实施例中，所述扩散控制层和金属原子源被有利地以这样的方式选择，使得在退火之后它们的组合结构适于用作CMOS栅电极。在一个实例中，所述緩沖层是例如多晶硅(多晶Si)的含硅层。该实施例示于图8中，图8示出根据本发明第二栅电极实施例形成新颖的栅层叠结构60的方法。结构60包括金属层68,例如Hf，其通过在例如多晶硅层(多晶Si)的含硅材料层65上的沉积处理而被沉积，所述含珪材料层65形成在例如Si02的超薄栅电介质64上，所述超薄栅电介质64形成在半导体衬底12的表面上。Hf层68、多晶Si层65和Si02层64的物理厚度可以不同，但是一般地，Hf层68的厚度大约为40nm到100nm,多晶Si层65的厚度大约为20nm到200nm，Si()2层64的厚度大约为0.5nm到3nm。应当理解，根据本发明第三实施例，金属材料层不只局限于Hf，例如Ti、Zr或La的其它金属也是可用的.根据本发明，如图8所示，接着在范围从大约300GC到1100GC的温度对包含金属(Hf)层68、多晶Si层65和电介质层64的层叠退火，以导致同时形成包括上面的HfSiy层70和下面的HfxSi^02层63的栅层叠结构，所述下面的层63具有渐进的Hf浓度(上部区域69具有高Hf浓度，下部区域61具有低Hf浓度)。此外，在退火过程中，金属材料扩散通过多晶Si，而该扩散随之将基础氧化物中的一些，例如Si02，转变为硅酸盐。因此，在金属扩散通过多晶Si而进入例如Si02的基础氧化物以形成高k硅酸盐层的同时形成高k和FUSI。这样一来，消除了CVDHfSiO的成核问题，从而可实现超薄HfSiO层叠。优点是栅层叠结构60被完全硅化(FUSI)，从而由于消除了多耗尽而导致Tinv的大约34A的减少；形成非常薄的HfxSi^02层进一步减少Tinv;实现高迁移率并同时保持高平均介电常数。根据本发明第三实施例，上HfSiy层(其中y可以从l到3)70和HfxSik02层63的物理厚度可以不同，但是一般地，HfSiy层70的厚度大约为20nm到300nm，更典型的厚度大约为40nm到100nm。HfxSih02层63的厚度，即高度，大约为0.5nm到5nm，更典型的厚度大约为lnm到3nm。从而本发明公开了一种通过在多晶Si上沉积金属并退火来形成HfxSi^02的新方法，以同时形成FUSI和HfxSLx02。才艮据本发明，根据图8中本发明第三实施例所示及所述的处理的优点是形成FUSI(完全硅化)栅极，导致Tinv额外减少3~4A，以及形成非常薄的HfxSi^02层，减少了Tinv。金属层68不邻接电介质/衬底界面的事实导致更高的迁移率，同时保持高平均介电常数。在上述各个组合和实施例中，本发明的特别优选的CMOS结构是这样的，其中高k栅电介质层53(图5)和层63(图8)包括HfxSik02(硅酸铪)或氮氧化铪硅。具有高k电介质且根据本发明的原理所形成的HfxSi^02电介质层特别有望应用在MOS器件栅结构中。所述特别优选的结构和材料的其它变化和排列组合在此也被考虑并且不应当被排除。上述实施例的组合可以应用于一个电路，其中一个实施例可以用于形成nFET器件而另一实施例可以用于形成pFET器件。虽然本发明已经关于其优选实施例而被特别地示出和描述，但是本领域技术人员将理解，在不脱离本发明的精神和范围的情况下，对形式和细节可以进行前述和其它变化。因此这意味着本发明不局限于所述和所示的确切形式和细节，而是落入随附的权利要求的范围里。工业应用性本发明在半导体器件领域中有用，并且更特别地，涉及一种用于制造金属氧化物半导体场效应晶体管的方法。权利要求1、一种半导体结构，包括半导体衬底(12)；和形成在所述衬底上的栅电介质层(53)，所述栅电介质层(53)具有不超过大约7e14cm-2的金属原子表面浓度。2、如权利要求1的半导体结构，其中所述栅电介质层(53)包括形式为MxSi^02的金属氧化物，其中M是金属，x范围是0到0.3。3、如权利要求2的半导体结构，其中所述MxSi^02栅电介质层(53)的厚度范围在0.5nm和2nm之间。4、如权利要求2的半导体结构，还包括形成在所述MxSib02层上面且与所述MxSi^02层同时形成的MSiy层。5、如权利要求4的半导体结构，其中所述金属M包括Hf、Ti、Zr或La。6、如权利要求1的半导体结构，其中所述栅电介质层(53)包括氧化物、氮化物或氮氧化物材料。7、如权利要求1的半导体结构，其中所述半导体衬底(12)包括Si、Ge、SiGe、SiGeC、Ga、GaAs、InAs、InP、其它III/V或II/VI化合物半导体、有机半导体、分层半导体、绝缘体上硅或绝缘体上硅锗。8、如权利要求1的半导体结构，其中所述金属原子包括Hf原子，并且所述表面浓度的范围从大约5el3cm^到大约7el4cnT2。9、如权利要求1的半导体结构，其中所述金属原子包括Ti原子，并且所述表面浓度的范围从大约3el3cirT2到大约2el4cm-2。10、如权利要求l的半导体结构，其中所述栅电介质层(53)朝着所述栅电介质层(53)的上部区域具有较高的金属浓度，而朝着所述栅电介质层(53)的下部区域具有较低的金属浓度。全文摘要一种半导体结构及其形成方法，包括在基础栅电介质层(53)上形成均匀的扩散控制稳定材料的缓冲层，然后形成包括过渡金属原子源的均匀层，之后退火所述结构以将过渡金属原子从它们的源扩散经过扩散控制材料并进入基础栅电介质层(53)。文档编号H01L29/78GK101156246SQ200680011514公开日2008年4月2日申请日期2006年4月19日优先权日2005年4月21日发明者关口章久,奥莱格·格鲁斯切恩科夫,朱文娟,朴大奎,迈克尔·P.·储德泽克申请人:国际商业机器公司