专利名称：：使用金属/金属氮化物双层结构作为自对准强按比例缩放cmos器件中的栅电极的制作方法
技术领域：
：提出的一种改善亚微米晶体管性能的方法是使用金属栅取代传统的多晶硅栅。虽然使用金属或金属合金栅电极取代传统的多晶硅栅消除了多晶硅耗尽效应，但是使用这样的金属栅依然有一些问题。所遇到的一个问题就是来自金属栅的栽流子可能扩散进入下方的栅电介质材料中，这会引起器件短路。[0004使用金属栅所遇到的另一个问题就是功函数失配，其中金属栅p沟道晶体管和金属栅n沟道晶体管的功函数无法匹配多晶硅栅的p沟道和n沟道晶体管的功函数。众所周知，在CMOS器件中，大体上有两种不同类型的栅电极，n沟道栅电极和p沟道栅电极，其能级)。对于n沟道和p沟道电极而言，其功函数值一般分别大约为4.1和5.2电子伏特(eV)，并且该值通常通过将多晶硅掺杂使其为n型或p型来形成。图1A中所示结构的半导体衬底10包含任意的半导体材料，包括但不限于Si、Ge、SiGe、SiC、SiGeC、Ge、GaAs、GaN、InAs、InP和所有其它的第IH/V族或11/VI族的化合物半导体。半导体衬底10也可以包括有机半导体或分层的半导体诸如Si/SiGe、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI)或绝缘体上锗(GOI)。在本发明的一些实施方案中，优选地半导体衬底10包括含硅半导体材料，即包含硅的半导体材料。半导体村底10可以为掺杂的、非掺杂的或其中包括掺杂和非掺杂区。半导体衬底10可以包括单晶向(singlecrystalorientation)或者可以包括具有不同晶向的至少两个共面表面区(后一种衬底在本领域被称为混合衬底；hybridsubstrate)。当使用混合衬底时，nFET—般被形成于(100)晶面(crystalsurface)上，而pFET—般被形成于(110)晶面(crystalplane)上。混合衬底可以通过本领域所公知的技术形成。该至少一个间隔物的宽度应该足够宽以使得(后续将形成的)源和漏娃化物接触(sourceanddrainsilicidecontact)不会侵入图案化的栅叠层的边缘的下方。一般来说，当该至少一个间隔物在底部测量的宽度为大约20到大约80nm时，源/漏硅化物不会侵入图案化的栅叠层的边缘下方。高功函数元素金属54的物理厚度可以多样化，但是一般来说，高功函数元素金属54的厚度为大约2到大约20nm，更典型厚度为大约2到大约10nm。下列的实例被用于阐释可以利用上述工艺步骤形成的nFET。实例[0066在本发明的一个实例中，利用本发明的在具体实施方式部分中所述的基本工艺步骤制备包括Si/Si02/Hf02/Ti/TiN/多晶硅的nFET。在该实例中，将TiN軍层的沉积物与Ti(低功函数元素金属)的沉积物聚簇到一起。制备本发明的有代表性的两个栅叠层；一个包括10A的Ti和150A的TiN;而另一个包括20A的Ti和150A的TiN。为了比较，还制备了包括TiN的nMOS和包括多晶硅和SiON的nMOS。[0067表1阐释了在自对准MOSFET制造之后的本发明的nMOS结构的效果。显示了阈值电压Vt、从中间带隙(向nFET)的偏移、和反型区厚度Tinv。Vt和Tinv使用本领域所公知的传统技术测量。例如，Vt是这样确定的通过在典型的漏极电流-栅极电压(Id-Vg)扫描中使用300nA的nFET宽/长比标准计算电流、然后使用该电流从Id-Vg扫描中计算栅极电压，该栅极电压被定义为Vt即器件的阈值电压；Tinv是这样确定的通过使用众所周知的分割电容-电压法(splitC-Vmethod)计算反型区电容、然后使用众所周知的电容与厚度之间的关系式得到器件的反型区厚度。[0068表l:<table>tableseeoriginaldocumentpage18</column></row><table>[00691除了上述以外，表l中的数据还说明通过改变低功函数金属的厚度来按比例缩放界面和调整器件的Vt的能力。还可以参照图4，其显示了通过增加低功函数层的厚度，可以清除位于Hf02下面的界面氧化物层即SK)2层，从而实现极强的按比例缩放。Ti的量的增加也使得Vt像Ti的功函数那样更加偏向nFET地接近于体(morenFETapproachingthebulk)。该数据清楚的表明通过增加低功函数金属(本例中为Ti)的厚度，可以将器件的Vt偏移到理想nFET带边Vt(典型的n+多晶硅/SiON栅叠层)的200-250mV范围内。另外，还能按比例缩放反型区厚度从而改善CMOS器件的性能。[0070在本发明已经结合其优选实施方案被详细的示出和描述的同时，本领域技术人员会知道可以在本发明的精神和范围内做出前述的和其它的形式上和细节上的改变。因此要注意本发明并不只限于所描述和说明的确切形式和细节，而是落在所附权利要求的范围中。权利要求1.一种互补金属氧化物半导体(CMOS)结构，包括半导体衬底；位于所述半导体衬底的一个区域上的至少一个nMOS器件；以及位于所述半导体衬底的另一个区域上的至少一个pMOS器件，其中，所述至少一个nMOS器件包括至少含有具有小于4.2eV的功函数的低功函数元素金属的栅叠层和原位金属性罩层；所述至少一个pMOS器件包括至少含有具有大于4.9eV的功函数的高功函数元素金属的栅叠层和金属性罩层。2.根据权利要求1所述的CMOS结构，其中，所述半导体衬底包括Si、Ge、SiGe、SiC、SiGeC、Ge、GaAs、GaN、InAs、InP、有机半导体、Si/SiGe、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI)或绝缘体上锗(GOI)。3.根据权利要求1所述的CMOS结构，其中，所述半导体衬底包括含Si半导体材料。4.根据权利要求1所述的CMOS结构，其中，所述nMOS器件和所述pMOS器件包括位于所述半导体衬底与所述高、低功函数元素金属之间的相同的栅电介质层。5.根据权利要求1所述的CMOS结构，其中，所述nMOS器件和所述pMOS器件包括位于所述半导体衬底与所述高、低功函数元素金属之间的不同的栅电介质层。6.根据权利要求1所述的CMOS结构，还包括位于所述半导体衬底与所述高、低功函数元素金属之间的栅电介质层，所述栅电介质层包括氧化物、氧氮化物、氮化物、金属硅酸盐、氮化金属硅酸盐或者它们的多层。7.根据权利要求6所述的CMOS结构，其中，所述栅电介质层为Si02、氮化SiOz、Si3N4、SiON、电介质常数大于约4.0的高k绝缘体或者它们的多层。8.根据权利要求7所述的CMOS结构，其中，所述栅电介质层为从包括Hf02、Zr02、A1203、Ti02、La203、SrTi03、LaA103、Ce02、丫203及其混合物的组中选出的高k栅电介质。9.根据权利要求6所述的CMOS结构，其中，所述栅电介质层为Si02或包含Si02和Hf02的叠层。10.根据权利要求6所述的CMOS结构，其中，所述栅电介质层厚度为约0.5到约10nm。11.根据权利要求10所述的CMOS结构，其中，所述栅电介质层厚度小于3.0nm。12.根据权利要求6所述的CMOS结构，还包括位于所述栅电介质与所述高、低功函数元素金属之间的金属性稳定层。13.根据权利要求12所述的CMOS结构，其中，所述金属性稳定层厚度小于30A并且从包括TiN、TaSiN、TaSi和HfSi的组中选出。14.根据权利要求l所述的CMOS结构，其中，所述低功函数元素金属为选自元素周期表第IIIB、IVB或VB族的金属。15.根据权利要求14所述的CMOS结构，其中，所述低功函数元素金属包括Ti、La、Y、Hf、Ta、Nb、Zr或V。16.根据权利要求15所述的CMOS结构，其中，所述低功函数元素金属为Ti。17.根据权利要求1所述的CMOS结构，其中，所述高功函数元素金属为选自元素周期表第VIB、VIIB或VIII族的金属。18.根据权利要求17所述的CMOS结构，其中，所述高功函数元素金属包括Re、Ru、W、Ni或Ir。19.根据权利要求l所述的CMOS结构，其中，两个金属性革层都包括金属氮化物或者金属硅化物，其中所述金属选自元素周期表第IVB或VB族。20.根据权利要求19所述的CMOS结构，其中，所述金属性軍层的每个都包括TiN、TaSiN、TiAlN或TiAlN。21.根据权利要求1所述的CMOS结构，其中，所迷原位金属性軍层包括具有所述高功函数元素金属的表面层。22.根据权利要求1所述的CMOS结构，其中，所述金属性軍层包括具有所述低功函数元素金属的表面层。23.根据权利要求l所述的CMOS结构，其中，位于所述高功函数元素金属的顶上的所述金属性軍层包括表面氧化层。24.根据权利要求1所述的CMOS结构，其中，所述nMOS器件和所述pMOS器件的每个都包括位于所述半导体衬底中的源/漏扩散区。25.根据权利要求1所述的CMOS结构，还包括将所述的至少一个nMOS器件与所述的至少一个pMOS器件分离开的隔离区。26.根据权利要求1所述的CMOS结构，其中，所述nMOS器件包括电介质叠层，所述电介质叠层包含Si02和Hf02、作为低功函数元素金属的Ti、和作为原位金属性罩层的TiN。27.—种具有受控界面层的半导体结构，包括半导体衬底；位于所述半导体衬底表面上的界面层；位于所述的界面层上、厚度小于5nm的电介质层；位于所述的电介质层的顶上的金属层，其中所述金属层的厚度小于3nm，所述厚度影响所述界面；以及保护所述金属的金属性罩层。28.根据权利要求27所述的半导体结构，其中，所述金属为功函数小于4.2的低功函数元素金属。29.根据权利要求27所述的半导体结构，其中，所述金属为功函数大于4.9的高功函数元素金属。30.根据权利要求27所述的半导体结构，其中，所述界面层包括Si02而所述电介质层包括Hf02。全文摘要本发明涉及CMOS结构，其包括位于半导体衬底一个区域上的至少一个nMOS器件；以及位于半导体衬底另一个区域上的至少一个pMOS器件。根据本发明，至少一个nMOS器件包括含有栅电介质的栅叠层、具有小于4.2eV的功函数的低功函数元素金属、原位金属性罩层和多晶硅封装层；至少一个pMOS器件包括含有栅电介质的栅叠层、具有大于4.9eV的功函数的高功函数元素金属、金属性罩层和多晶硅封装层。本发明还提供制造这种CMOS结构的方法。文档编号H01L21/84GK101421839SQ200680013110公开日2009年4月29日申请日期2006年4月18日优先权日2005年4月21日发明者凯斯·洸·汉·黄,巴里·P.·林德尔,布鲁斯·B.·多里斯,拉加劳·亚米,瓦姆西·K.·帕鲁丘里,维加伊·纳拉亚南,艾德华·A.·卡蒂尔,金永锡,马修·W.·库贝尔申请人:国际商业机器公司