专利名称：半导体构造、存储器阵列、电子系统和形成半导体构造的方法
技术领域：
本发明涉及半导体构造、存储器阵列、电子系统和形成半导体构造的方法。
技术背景通常在集成电路中利用带沟槽隔离区(例如浅沟槽隔离区)将电组件彼此电隔离。 隔离区延伸到半导体衬底中，并且包括形成在已经蚀刻到衬底中的沟槽内的绝缘材料。可能在形成带沟槽隔离区期间出现的一个问题是，可在将绝缘材料沉积在沟槽内期 间将空洞捕集在沟槽中。空洞将具有不同于绝缘材料的介电特性的介电特性，并且因此 将改变隔离区的绝缘特性。针对这个问题，已研发出许多技术来消除在带沟槽隔离区内 形成空洞。随着集成程度越来越高，空洞的形成正变得越来越难消除。具体来说，带沟槽隔离 区正随着集成程度的提高而变窄变深，这使得更难用绝缘材料均匀地填充带沟槽隔离 区。鉴于上述困难，将需要研发减轻与空洞相关联的问题的制造带沟槽隔离区的新方 法。虽然本文中描述的本发明至少部分由减轻与在带沟槽隔离区中形成空洞相关联的问 题的需要驱使，但所属领域的技术人员在阅读了本揭示内容和随附权利要求书之后将明 白，本发明的各方面可具有带沟槽隔离区之外的应用。 发明内容在一个方面，本发明包含一种半导体构造。所述构造包括半导体衬底和延伸到所述 衬底中的沟槽。所述沟槽具有较窄底部和较宽上部，所述较宽上部位于所述底部上方并 且在台阶处结合到底部。 一种大致固态的电绝缘材料大致填充所述沟槽。空洞可位于大 致固态的绝缘材料内，且至少大致完全位于沟槽底部内。在一个方面，本发明包含一种存储器阵列。所述阵列包括多个位于半导体衬底上的 晶体管，其中所述晶体管包括栅极和邻近于栅极的源极/漏极区。所述阵列进一步包括多个电荷存储装置，其与一些源极/漏极区电耦合。此外，所述阵列包括多个隔离区，所述 隔离区在衬底内延伸并且为至少一些晶体管提供电隔离。各个隔离区中的至少一些隔离 区具有在台阶处接合到较宽上部的较窄下部，并且具有位于较窄部分和较宽部分内的大 致固态的绝缘材料。此外，隔离区可包括大致完全包含在较窄部分内的空洞。在一个方面，本发明包含一种电子系统。所述系统包括处理器，以及与处理器进行 数据通信的存储器装置。存储器装置和处理器中的至少一者包含一个或一个以上电隔离 区，所述电隔离区包括在台阶处接合到较宽上部的较窄下部，包括位于较窄部分和较宽 部分内的非气态材料，且包括大致完全包含在较窄部分内的空洞。在一个方面，本发明包含一种形成半导体构造的方法。提供半导体衬底，且形成第 一开口以延伸到衬底中。所述第一开口具有第一宽度。形成第二开口以从第一开口向下 延伸到衬底中。所述第二开口具有小于所述第一宽度的第二宽度。在第一和第二开口内 形成电绝缘材料。所述电绝缘材料大致填充第一开口，并在第二开口内留下空洞。
下文中参看以下附图描述本发明的优选实施例。图1是在本发明的示范性方面的初步处理阶段处展示的半导体晶片片段的图解横截 面图。图2是包括图1的沿着图2的线l一l的横截面的半导体构造的一部分的俯视图。图3是在图1处理阶段之后的处理阶段处展示的图1的半导体晶片片段的视图。图4是在图3处理阶段之后的处理阶段处展示的图1晶片片段的视图。图5是在图4处理阶段之后的处理阶段处展示的图1晶片片段的视图。图6是包括图5的沿着线5_5的横截面的半导体构造的一部分的俯视图。图7是沿着图5和图6的线7 — 7的半导体晶片片段的图解横截面图。图7的线5一5说明图5的横截面的位置。图8是说明本发明的替代方面的半导体晶片片段的图解横截面图。图9是包括图8的沿着线8_8的横截面的半导体构造的一部分的图解俯视图。图IO是沿着图8和图9的线10—10的图解横截面图d图10的线8—8说明图8的横截面的位置。 '图11是本发明的可用来形成图1构造的示范性方面的初步处理阶段处的半导体晶片片段的图解横截面图。图12是在图11的处理阶段之后的处理阶段处展示的图11晶片片段的视图。 图13是在图12的处理阶段之后的处理阶段处展示的图11晶片片段的视图。 图14是在图13的处理阶段之后的处理阶段处展示的图11晶片片段的视图。 图15是在图14的处理阶段之后的处理阶段处展示的图11晶片片段的视图。 图16是在图15的处理阶段之后的处理阶段处展示的图11晶片片段的视图。图17是在类似于图3的处理阶段且说明本发明的替代方面的处理阶段处的半导体 晶片片段的图解横截面图。图18是在类似于图1的处理阶段且说明本发明的替代方面的处理阶段处的半导体 晶片片段的图解横截面图。图19是说明本发明的示范性应用的计算机的图解视图。图20是展示图19计算机的母板的特定特征的方框图。图21'是根据本发明的示范性方面的电子系统的高级方框图。图22是根据本发明一方面的示范性存储器装置的简化方框图。
具体实施方式
本发明包含带沟槽结构，所述结构经配置以在沟槽的特定区中捕集空洞。因此，可将空洞均匀且可控制地并入到衬底上的多个带沟槽结构中。因此，本发明包含以下方面 其中并非通过消除空洞，而是研发可控制空洞位置的结构来减轻现有技术中与空洞相关 联的问题。参看图l一22描述本发明的示范性方面。参看图1和图2，半导体片段10说明根据本发明的示范性方面配置的沟槽。片段 10包括半导体衬底12。在一些方面，此衬底可对应于大块半导体材料，例如单晶硅晶 片的大块单晶硅。可用合适的掺杂物对所述单晶硅进行轻微的背景掺杂，所述掺杂物例 如是p型掺杂物。在一些方面，衬底12可包括绝缘体上半导体(SOI)衬底。在一些方 面，衬底12可包括半导体材料和与之相关联的各种集成电路层(未图示)的组合。为了帮助阐释随附的权利要求，将术语"半导电衬底"和"半导体衬底"定义为表 示任何包括半导电材料的构造，其中包含但不限于大块半导电材料，例如半导电晶片(单 独的或具有上面包括其它材料的组合件形式)，以及半导体材料层(单独的或具有包括 其它材料的组合件形式)。术语"衬底"是指任何支撑结构，其中包含但不限于上述半 导电衬底。一对沟槽20和30延伸到衬底中。每个沟槽包括较窄的底部(沟槽20的22和沟槽 30的32)，所述底部在台阶(沟槽20的26和沟槽30的36)处接合到较宽上部(沟槽 20的24和沟槽30的34)。较宽部分24和34分别包括宽度21和31，且分别包括深度23和33。类似地，较 窄部分22和32分别包括宽度25和35，且分别包括深度27和37。较宽部分24和34 的宽度和深度可与常规的带沟槽隔离区的宽度和深度相当，且因此所述宽度可以是从约10纳米到约100纳米，且所述深度可以是从约50纳米到约500纳米。在一些方面中， 较宽部分24和34将具有相对浅的深度，且因此所述深度将小于约1微米，且在其它方 面，较宽部分24和34可相对较深，且因此所述深度将为至少约1微米。较窄部分22和32通常将具有从相应较宽部分的宽度的约三分之一到约三分之二的 宽度，且大体上将具有相应较宽部分的宽度的约一半的宽度。深度27和37可为任何合 适深度，且典型的深度将为从约50纳米到约500纳米。衬底12包括邻近于沟槽20和30的区14、 16和18;其中区16位于沟槽20与30 之间。衬底还包括位于区14、 16和18上的上表面15。接下来参看图3，将大致固态的材料40沉积在开口 20和30内。所述材料填充较宽 部分24和34,但分别在较窄部分22和32内留下空洞42和44。将材料40称为是"大 致固态的"材料，用以指示所述材料可以是但不限于纯粹的固体，而是也可包括凝胶材 料和其它半固态材料，其中包含(例如)各种玻璃。材料40可包括任何合适的成分或 多种成分的组合，且虽然将其展示为大致同质，但可包括多个层。在特定的方面，材料 40是一种适合形成带沟槽隔离区的电绝缘材料。在此方面，所述材料可(例如)包括二 氧化硅、实质由二氧化硅组成或者由二氧化硅组成。举例来说，材料40可以是通过高 密度等离子(HDP)沉积形成的二氧化硅。较窄部分22和32界定将在开口 20和30内形成空洞42和44的位置。具体来说， 空洞将至少大致完全保留在较窄部分内，其中术语"大致完全保留在较窄部分内"意味 着绝大部分量的空洞保留在较窄部分内。更具体来说，此短语意味着至少约75%量的空 洞保留在较窄部分内。在一些方面，空洞将全部保留在开口的较窄部分内。换句话说， 空洞将全部位于将较窄部分接合到较宽部分的台阶(例如图3的台阶26和36)的正视 水平处或其下方。在本发明的所示方面，开口的较窄部分具有大致垂直的侧壁(对于较窄部分22是 41，且对于较窄部分32是43)，并且类似地较宽上部具有大致垂直的侧壁(对于较宽部 分24是45，且对于较宽部分34是47)。步骤26和36大致垂直于大致垂直的侧壁而延 伸，且在一些方面可完全垂直于大致垂直的侧壁而延伸。利用垂直延伸的台阶可在开口的较宽部分与开口的较窄部分之间提供清楚的划界，这可有助于迫使将空洞大致完全保留在较窄部分内。相比而言，利用在开口的较窄部分与开口的较宽部分之间具有非常缓和的斜率的台阶可在控制沟槽内的空洞位置方面产生困难。然而应了解，可使用任何台阶，只要所述台阶适合相对于较宽部分将较窄部分划界，以便将空洞以可控制的方式保留在沟槽的特定区内即可。此外，虽然所展示的台阶只是开口的较宽部分与较窄部分之间的单个台阶，但应了解，本发明也可涵盖其中在 开口的最宽部分与开口的最窄部分之间提供多个台阶的方面。在这些方面，可仍然将开 口视为在较宽部分与较窄部分之间具有"一"台阶，但此台阶将是较宽部分与较窄部分 之间的多个台阶之一。在本发明的一些方面，可通过如图17所示使较窄部分22和32 的侧壁弯曲而放大开口的较宽部分与开口的较窄部分之间的划界。参看图4，从衬底12的最上表面15上移除材料40。此移除可通过(例如)以下方 式实现用化学机械抛光分别在沟槽20和30上形成所展示的材料40的经平坦化最上 表面51和53。此类经平坦化最上表面与衬底12的最上表面15共平面。如果开口 20和30内的材料40是电绝缘的，那么此材料可在开口 20和30内形成 带沟槽隔离区。在此些方面，也可将空洞42和44视为带沟槽隔离区的一部分。将所述 空洞并入到带沟槽隔离区中可为有利的，因为空洞通常将具有非常低的介电常数，这对 于一些带沟槽隔离区的应用可为所需要的。空洞42和44可含有任何不同于材料40的材料。因此，用术语"空洞"来指不具 有材料40的区，但其未必不具有其它物质。空洞材料与材料4之间的差别可在于(例 如)相、密度和化学成分中的一者或一者以上中的差别。在本发明的一些方面，空洞42 和44可以是气态区，且材料40可以是非气态材料。如果材料40将空洞密封而不接触 材料40外部的气氛，那么空洞内的特定气体可能是在图3的处理阶段处在材料40沉积 期间存在的周围环境，和/或在沉积材料40期间通过从所述材料排气而形成的气体。参看图5 — 7，可将在开口 20和30内形成的带沟槽隔离区并入到集成电路构造中。 在图5 — 7的应用中，将形成在开口 20内的带沟槽隔离区展示为第一带沟槽隔离区50， 且将形成在开口 30内的带沟槽隔离区展示为第二带沟槽隔离区52。将字线60展示为形 成在隔离区50和52上，且将晶体管装置70展示为并入有字线的一部分作为晶体管栅 极。在图5中将字线60展示为包括堆叠，所述堆叠包含介电材料62、导电材料64和绝缘盖66。介电材料62可包括任何合适的栅极电介质，其中包含(例如)二氧化硅。在特定的方面，介电材料将包括二氧化硅、实质上由二氧化硅组成或者由二氧化硅组成。导电栅极材料64可包括任何合适的导电成分或多种成分的组合；且在特定方面中将包括以下材料中的一者或一者以上、实质上由其组成或者由其组成导电掺杂的半导体材料(例如，导电掺杂的硅)、金属(例如钨或钛)和金属化合物(例如，硅化钛)。电绝缘盖66可包括任何合适的成分或多种成分的组合，且在特定方面中将包括以下一者或一者以上、实质上由其组成或由其组成二氧化硅、氮化硅和氮氧化硅。字线60在带沟槽隔离区50和52上延伸，且还在靠近带沟槽隔离区的半导体衬底 区14、 16和18上延伸。晶体管构造70 (其将在下文中更详细地描述且在图6和图7中 更清楚地说明)位于半导体衬底12的区16上及其内部。因此，衬底12的位于区16内 且在字线60正下方的半导体材料可用合适的阈值电压植入物掺杂，与晶体管装置的沟 道区中一样。参看图6，其展示包括图5的横截面的片段的俯视图，且展示将材料62、 64和66 图案化为在衬底12以及隔离区50和52上延伸的线。其还展示隔离区50和52是与字 线60的方向大致正交而延伸的沟槽。参看图7，其展示穿过图6的片段且与上文参看图5论述的横截面正交的横截面。 图7的横截面展示晶体管装置70包括在字线60的相对侧上延伸到半导体衬底12中的 源极/漏极区72和74。图7的横截面还展示侧壁隔离物76和78是沿着堆叠材料62、 64 和66的侧壁形成的。这些侧壁隔离物可以是在此项技术中沿着字线侧壁所用的常规隔 离物，且可包括(例如)二氧化硅、氮化硅和氮氧化硅中的一者或一者以上。图7的源极/漏极区72和74在衬底12中延伸到某一深度80;且图5的空洞区42 和44保留在衬底12内的深度82处或其下方。换句话说，空洞区42和44具有位于衬 底12的表面15下方至深度82的最上表面(图5)，且源极/漏极区具有位于衬底12内 的深度80处的最下表面(图7)。在本发明的一些方面，空洞的深度可能使得空洞完全 在衬底12内的源极/漏极区的正视水平下方。在其它方面，源极/漏极区在正视图上覆盖 衬底12内的空洞。可将空洞视为作为隔离区50和52的一部分的绝缘材料。在一些方 面，源极/漏极区覆盖对应于空洞的此绝缘材料可是有利的，且在其它方面，如果源极/ 漏极区在正视图上不覆盖此绝缘材料可是有利的。可在许多应用中利用晶体管装置70，包含(例如)在逻辑门和存储器单元中。如果 在存储器单元中利用晶体管装置，那么可将源极/漏极区72和74中的一者电耦合到电荷 存储装置，同时将另一者电耦合到位线。在图7所示的方面，将源极/漏极区74展示为 耦合到电荷存储装置90，同时将源极/漏极区72展示为电耦合到位线92。举例来说，所 述电荷存储装置可能是电容器。所属领域的技术人员将认识到，可将晶体管与电容器的 组合视为对应于动态随机存取存储器(DRAM)单元。因此，可将晶体管装置70并入 到存储器单元中。在本发明的一些方面，可在半导体衬底上形成多个此种存储器单元以 便形成存储器阵列。图5 — 7的晶体管结构只是可在集成电路中利用的许多类型的晶体管结构之一。其 它类型的结构可包含(例如)可编程只读存储器(PROM)装置。PROM装置可利用类似于图5_7的栅极材料64的导电栅极材料，但将此材料用作浮动栅极。参看图8—10描述示范性PROM构造。在参看图8—10的过程中，在适当处将使用 上文在描述图l一7的过程中所用的相似编号。图8—10展示半导体构造100,其包括具有在其中延伸的隔离区104和106的衬底 12。隔离区是带沟槽隔离区。此种带沟槽隔离区包括较宽的上部(隔离区104的110， 和隔离区106的120)，所述上部通过台阶(隔离区104的114，和隔离区106的124) 接合到较窄下部(隔离区104的112，和隔离区106的122)。隔离区还包括分别位于较 窄部分112和122内的空洞130和132。隔离区104和106与图5的隔离区50和52的差别在于，较宽部分110和120显著 比较宽部分24和34浅，使得空洞130和132没有空洞42和44深。将隔离区104和106 在图8—10的构造中与图5 — 7的隔离区不同地展示，以便说明本发明的用于形成隔离 区的另一示范性方面，但并非指示相对于其它晶体管装置而言针对PROM装置对图8 — 10的隔离区类型有任何特定偏好，也并非指示针对非PROM装置对图5 — 8的隔离区有 任何偏好。构造100包括在衬底12上和隔离区104和106上延伸的浮动栅极堆叠140，且包括 在浮动栅极堆叠上延伸的控制栅极堆叠150。在本发明的所示方面，控制栅极堆叠相对 于浮动栅极堆叠正交地延伸。浮动栅极堆叠包括栅极介电材料142、导电材料144和绝缘盖146。介电材料142 和导电材料144可包括与上文相对于字线堆叠60的材料62和64所论述的成分相同的 成分。介电材料146可包括与上文针对字线堆叠60的材料66论述成分的相同的成分， 但在一些应用中将比用于字线堆叠的材料薄。至少材料146通常将在以下区中相对较薄 其中浮动栅极堆叠由控制栅极堆叠150直接覆盖，使得控制栅极堆叠可与浮动栅极堆叠 适当地电耦合。控制栅极堆叠150包括导电材料152和绝缘盖154。同样，沿着控制栅极堆叠的侧 壁展示侧壁隔离物156。图10展示与图8的横截面正交的横截面，且展示延伸到靠近浮动栅极堆叠140的衬底12中的源极/漏极区160和162。横截面还展示邻近于浮动栅极堆叠的相对侧壁提供侧壁隔离物164，且邻近于浮动栅极堆叠提供绝缘材料166，并利用所述绝缘材料166来支撑字线堆叠150。在图9的俯视图中未展示材料166，使得在此俯视图中将看不到隔离区的相对位置，但应了解，绝缘材料166通常将向外横向延伸超过控制栅极150。将源极/漏极区160和162展示为在图10的配置中比图7的配置中延伸得深得多。这不是指示相对于非PROM装置而言对PROM装置的源极/漏极的深度有任何偏好，而 是说明本发明的其中源极/漏极区延伸得足够深而足以与空洞区(具体来说是图8的空洞 区130和132)重叠的方面。具体来说，图8的相对浅的空洞区与图IO的相对深的源极 /漏极区160和162的组合提供源极/漏极区与衬底12内的空洞区之间的正视重叠。可通过将源极/漏极区160和162中的一者电耦合到电荷存储装置(例如电容器)并 将源极/漏极区中的另一者电耦合到位线，而将图IO的可编程晶体管装置并入到DRAM 电路中。接着，可将PROM装置并入到存储器阵列(例如快闪存储器阵列)中。存储器 阵列的存储器装置可大致彼此相同。因此，如果在存储器阵列中利用图8—10的PROM 装置，那么此阵列中的大多数装置可以是PROM装置(且在一些方面，此存储器阵列中 的所有装置都将是PROM装置)。相比而言，如果在存储器阵列中利用参看图5 — 7描述 的类型的非PROM装置，那么阵列中的大多数装置可以是非PROM装置(且在一些方 面，此存储器阵列中的所有装置都将是非PROM装置)。虽然上述构造展示了第一和第二隔离区具有彼此相同的形状，但应了解，本发明也 涵盖其中隔离区的形状彼此不同的方面。举例来说，在有些布局中，沟槽的宽度可周期 性变化。举例来说，此差别可通过以下方式产生利用与用来形成其它沟槽的蚀刻条件 不同的蚀刻条件来形成有些沟槽。在一些方面，此种不同条件可包含不同的干式蚀刻条 件。图18展示在类似于图1的处理阶段处的处理阶段的构造，但其中沟槽20形成为比 沟槽30宽且深。图11一16描述可用于形成图1的沟槽结构的示范性方法。应了解，可利用任何合 适的方法来形成图1的沟槽。提供图11一16的方法是为了帮助读者了解可借以形成此 种结构的方法，但所述方法并不打算限制此应用，除非(如果有任何限制的话)在随附 权利要求书中明确阐述了此方法。在适当处，在描述图11_16的过程中将使用与上文 在描述图l一7的过程中所利用的编号类似的编号。参看图11，在初步处理阶段处说明晶片片段10。所述晶片片段包括位于半导体衬 底12上的经图案化遮蔽结构200。所述经图案化遮蔽结构包括下层202和上层204。在 特定方面，下层202可包括衬垫氧化物(具体来说可包含二氧化硅、实质由二氧化硅组 成或者由二氧化硅组成)，且上层204可包括氮化硅、实质由氮化硅组成或者由氮化硅 组成。可通过任何合适的处理来形成图案化结构200。在特定方面，形成层202和204以 完全在衬底12上延伸，光致抗蚀剂层(未图示)形成在层上且用光刻法图案化，将图 案从光致抗蚀剂转移到下伏层202和204，并接着移除光致抗蚀剂，从而留下图11的构造。经图案化的结构200包括在其中延伸穿过的开口 220和230。参看图12，将开口 220和230延伸到衬底12中，以便形成开口 20和30的加宽部 分24和34。可将在图12的处理阶段处的开口 20和30称为延伸到衬底中的第一开口。 此类开口具有第一宽度21和31。参看图13，在开口 20和30内形成牺牲遮蔽材料250，以便部分地填充所述开口。 材料250可包括任何合适的材料，且优选是一种可相对于下伏衬底12进行选择性蚀刻 的材料。在特定方面，材料250可包括二氧化硅和氮化硅中的一者或两者、实质由其组 成或由其组成。参看图13，在开口 20和30内形成牺牲遮蔽材料250以部分地填充所述开口。材料 250可包括任何合适材料，且优选是可相对于下伏衬底12经过选择性蚀刻的材料。在特 定方面中，材料250可包括二氧化硅和氮化硅中的一者或两者、实质由其组成或者由其 组成。参看图14，材料250经过各向异性蚀刻以形成隔离物252，所述隔离物252使得开 口20和30变窄。参看图15，衬底12经受蚀刻，而材料250处于开口 20和30内。此蚀刻形成延伸 到衬底中的较窄部分22和32。较窄部分22和32可称为第二开口，其从第一开口向下 延伸到衬底中。参看图16，移除遮蔽材料250，从而留下类似于上文参看图1论述的构造。图16 的构造与图1的构造的区别在于，遮蔽材料202和204展示为保留在图16的构造中。 无论如何，图16的构造可受到与上文针对图l一4论述的处理相同的处理。可通过上文 参看图4论述的CMP移除图16构造的遮蔽材料202和204，从而留下与图4所示的构 造相同的构造。图19大体以举例而非限制的方式说明根据本发明一方面的计算机系统400的实施 例。计算机系统400包含监视器401或其它通信输出装置、键盘402或其它通信输入装 置以及母板404。母板404可承载微处理器406或其它数据处理单元，以及至少一个存 储器装置408。存储器装置408可包括上文所述的本发明的各个方面。存储器装置408 可包括存储器单元阵列，且此阵列可与寻址电路耦合，以便存取阵列中的各个存储器单 元。此外，所述存储器单元阵列可耦合到读取电路，以便从存储器单元中读取数据。所 述寻址和读取电路可用来在存储器装置408与处理器406之间传送信息。这在图20所 示的母板404的方框图中说明。在此方框图中，将寻址电路说明为410，且将读取电路14说明为412。计算机系统400的各种组件(包含处理器406)可包括此揭示内容中先前描述的存储器构造中的一者或一者以上。处理器装置406可对应于处理器模块，且与所述模块一起利用的相关联的存储器可 包括本发明的教示。存储器装置408可对应于存储器模块。举例来说，单列存储器模块(SIMM)和双 列存储器模块(DIMM)可用于利用本发明的教示的实施方案中。存储器装置可并入到 提供从装置的存储器单元读取并向其写入的不同方法的各种设计中的任一者中。 一种此 类方法是页模式操作。通过存取存储器单元阵列的一行并随机存取所述阵列的不同列的 方法来定义DRAM中的页模式操作。可在存取一列的同时读取和输出存储在所述列与 行的交叉处的数据。替代类型的装置是扩展的数据输出(EDO)存储器，其允许存储在存储器阵列地址 处的数据可在已关闭所寻址的列之后用作输出。这个存储器可通过允许较短的存取信号 来提高一些通信速度，而不会减少存储器输出数据在存储器总线上可用的时间。其它替 代类型的装置包含SDRAM、 DDR SDRAM、 SLDRAM、 VRAM和直接RDRAM，以及 例如SRAM或快闪存储器等其它装置。存储器装置408可包括根据本发明的一个或一个以上方面形成的存储器。 图21说明本发明的示范性电子系统700的各种实施例的高级组织的简化方框图。 系统700可对应于(例如)计算机系统、过程控制系统或任何其它采用处理器和相关联 的存储器的系统。电子系统700具有功能元件，其中包含处理器或算术/逻辑单元(ALU) 702、控制单元704、存储器装置单元706以及输入/输出(I/O)装置708。 一般来说， 电子系统700将具有一组原生的指令，其指明将要由处理器702对数据执行的操作及处 理器702、存储器装置单元706和I/O装置708之间的其它交互。控制单元704通过连 续循环遍历致使从存储器装置706获取指令并执行所述指令的一组操作，来协调处理器 702、存储器装置706和I/O装置708的所有操作。在各种实施例中，存储器装置706 包含(但不限于)随机存取存储器(RAM)装置、只读存储器(ROM)装置以及例如 软盘驱动器和光盘CD-ROM驱动器的外围装置。所属领域的技术人员在阅读和理解本 揭示内容之后将明白，任何所说明的电组件均能够制造成包含根据本发明各个方面的存 储器构造。图22是示范性电子系统800的各种实施例的高级别组织的简化方框图。系统800包含存储器装置802，所述存储器装置802具有存储器单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读取/写入控制电路812以及输入/输出电路814。存储器装置802进一步包含功率电路816和传感器820，例如用于确定 存储器单元是处于低阈值导通状态还是处于高阈值非导通状态的电流传感器。所说明的功率电路816包含电源电路880、用于提供参考电压的电路882、用于向第一字线提供 脉冲的电路884、用于向第二字线提供脉冲的电路886以及用于向位线提供脉冲的电路 888。系统800还包含处理器822或用于存储器存取的存储器控制器。存储器装置802经由配线或金属化线从处理器822接收控制信号。存储器装置802 用来存储经由1/0线存取的数据。所属领域的技术人员将了解，可提供额外的电路和控 制信号，且存储器装置802已经过简化以便有助于集中于本发明。处理器822或存储器 装置802中的至少一者可包含本揭示内容中先前描述的类型的存储器构造。本发明的各种所说明的系统意在提供对本发明的电路和结构的各种应用的一般了 解，且并不期望用作对使用根据本发明各方面的存储器单元的电子系统的所有元件和特 征的完整描述。所属领域的技术人员将了解，各种电子系统可制造在单个封装的处理单 元中，甚至在单个半导体芯片上，以便减少处理器与存储器装置之间的通信时间。存储器单元的应用可包含用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块的电子系统，且可包含多层、多芯片模块。此电路可进一步 是各种电子系统的子组件，所述电子系统例如为钟、电视机、手机、个人计算机、汽车、 工业控制系统、飞机等。
权利要求
1.一种半导体构造，其包括半导体衬底；延伸到所述衬底中的沟槽；所述沟槽包括较窄底部和较宽上部，所述较宽上部位于所述底部上方且在台阶处接合所述底部；以及大致固态的电绝缘材料，其大致填充所述沟槽。
2. 根据权利要求1所述的构造，其中所述上部至少是所述底部的约两倍宽。
3. 根据权利要求1所述的构造，其中所述底部具有大致垂直的侧壁，且其中所述台阶 大致垂直于所述侧壁而延伸。
4. 根据权利要求1所述的构造，其进一步包括位于所述大致固态的绝缘材料内的空 洞；所述空洞至少大致完全位于所述沟槽的所述底部内。
5. 根据权利要求4所述的构造，其中所述空洞是气态区。
6. 根据权利要求4所述的构造，其中所述空洞完全位于所述沟槽的所述底部内。
7. 根据权利要求1所述的构造，其中所述电绝缘材料包括二氧化硅。
8. 根据权利要求l所述的构造，其中所述上部延伸到所述衬底内至少约l微米的深度。
9. 根据权利要求l所述的构造，其中所述上部延伸到所述衬底内小于约l微米的深度。
10. —种半导体构造，其包括多个带沟槽区，所述带沟槽区具有较窄底部和位于所述底 部上方的较宽上部，所述带沟槽区还具有至少大致完全保留在所述底部内的空洞。
11. 根据权利要求IO所述的构造，其中所述带沟槽区的形状大致彼此相同。
12. 根据权利要求IO所述的构造，其中所述带沟槽区中的一者或一者以上相对于所述 带沟槽区中的至少另一者在形状上不同。 根据权利要求IO所述的构造，其中所述空洞是气态区。其中所述带沟槽区是带沟槽隔离区。其进一步包括邻近于所述隔离区的晶体管装置。 其中至少一些所述晶体管装置具有在立面上覆盖所
13、
14. 根据权利要求IO所述的构造:
15. 根据权利要求14所述的构造:
16. 根据权利要求15所述的构造述空洞的源极/漏极区。
17. 根据权利要求16所述的构造 缘材料。
18. 根据权利要求17所述的构造 中大致同质。其中所述隔离区包括位于所述顶部和底部内的电绝 其中所述电绝缘材料的成分在整个所述顶部和底部
19. 根据权利要求IO所述的构造，其中所述空洞完全保留在所述底部内。
20. 根据权利要求IO所述的构造，其中各个底部具有大致垂直的侧壁，且其中各个上 部通过大致垂直于所述侧壁延伸的台阶接合所述各个底部。
21. 根据权利要求20所述的构造，其中所述上部至少是所述底部的约两倍宽。
22. 根据权利要求IO所述的构造，其中各个底部具有弯曲的侧壁。
23. —种存储器阵列，其包括位于半导体衬底上方的多个晶体管，所述晶体管包括栅极和邻近于所述栅极的源 极/漏极区；多个电荷存储装置，其与一些所述源极/漏极区电耦合；以及 多个隔离区，其在所述衬底内延伸且为至少一些所述晶体管提供电隔离；至少一 些各个feg区包括在台阶处接合到较宽上部的较窄下部，包括位于所述较窄部分和 较宽部分内的大致固态的绝缘材料，且包括大致完全包含在所述较窄部分内的空 洞。
24. 根据权利要求23所述的存储器阵列，其中所述存储器阵列的至少大多数所述晶体 管栅极是可编程存储器装置的浮动栅极。
25. 根据权利要求23所述的存储器阵列，其中所述存储器阵列的至少大多数所述晶体 管栅极不是可编程存储器装置的浮动栅极。
26、根据权利要求23所述的存储器阵列，其中至少一些所述较宽上部至少是其所接合 的所述较窄底部的约两倍宽。
27、根据权利要求23所述的存储器阵列，其中至少一些所述较窄底部具有大致垂直的 侧壁，且其中至少一些所述台阶大致垂直于此类侧壁延伸。
28、根据权利要求23所述的存储器阵列，其中所述大致固态的电绝缘材料包括二氧化 硅。
29、根据权利要求23所述的存储器阵列, 内至少约1微米的深度。
30、根据权利要求23所述的存储器阵列， 洞且在立面上覆盖此类各个空洞。
31、根据权利要求23所述的存储器阵列，
32、根据权利要求23所述的存储器阵列，
33、一种电子系统，其包括 处理器；其中至少一些所述较宽上部延伸到所述衬底其中至少 一些所述源极/漏极区邻近于各个空其中所述电荷存储装置是电容器。 其中所述空洞是气态区。存储器装置，其与所述处理器数据连通；且其中所述存储器装置和所述处理器中的至少一者包含一个或一个以上电隔离区， .所述电隔离区包括较窄下部，所述较窄下部在台阶处接合到较宽上部，包括位于所 述较窄部分和较宽部分内的非气态材料，且包括大致完全包含在所述较窄部分内的 空洞。
34. 根据权利要求33所述的电子系统，其中所述空洞是气态区。
35. 根据权利要求33所述的电子系统，其进一步包括邻近于至少一些所述电隔离区的 晶体管。
36. 根据权利要求33所述的电子系统，其进一步包括邻近于至少一些所述电隔离区的 可编程存储器装置。
37. 根据权利要求33所述的电子系统，其中至少一些所述较宽上部至少是其所接合的 所述较窄底部的约两倍宽。
38. 根据权利要求33所述的电子系统，其中至少一些所述较窄底部具有大致垂直的侧 壁，且其中至少一些所述台阶大致垂直于此类侧壁延伸。
39. 根据权利要求33所述的电子系统，其中所述非气态材料是大致固态的电绝缘材料。
40. 根据权利要求39所述的电子系统，其中所述大致固态的电绝缘材料包括二氧化硅。
41. 一种形成半导体构造的方法，其包括提供半导体衬底；形成延伸到所述衬底中的第一开口，所述第一开口具有第一宽度； 形成从所述第一开口向下延伸到所述衬底中的第二开口 ，所述第二开口具有小于所述第一宽度的第二宽度；以及在所述第一和第二开口内形成电绝缘材料，所述电绝缘材料大致填充所述第一开口且在所述第二开口内留下空洞。
42. 根据权利要求41所述的方法，其中所述第一宽度至少是所述第二宽度的约两倍宽。
43. 根据权利要求41所述的方法，其进一步包括在所述第一开口内形成遮蔽材料以便 为所述第二开口界定位置，且其中在所述遮蔽材料位于所述第一开口内时形成所述 第二开口。
44. 根据权利要求41所述的方法，其中所述电绝缘材料包括二氧化硅。
45. 根据权利要求41所述的方法，其中将所述第一开口形成到所述衬底内至少约1微 米的深度。
46. —种形成半导体构造的方法，其包括提供半导体衬底；形成延伸到所述衬底中的一对开口，所述各个开口具有第一宽度的上部和小于所 述第一宽度的第二宽度的下部，且所述第一和第二宽度部分在台阶处接合；所述开 口通过所述半导体衬底的一个区彼此隔开；在所述开口内形成电绝缘材料；所述电绝缘材料大致填充所述开口的所述上部， 且在所述开口的所述下部内留下空洞；以及形成栅极位于所述半导体衬底的所述区上方的晶体管。
47. 根据权利要求46所述的方法，其中所述晶体管栅极是浮动栅极，且进一步包括在 所述浮动栅极上方形成控制栅极。
48. 根据权利要求46所述的方法，其中所述开口的所述上部至少是所述下部的约两倍宽o
49. 根据权利要求46所述的方法，其中所述下部具有大致垂直的侧壁，且其中所述台 阶大致垂直于此类侧壁延伸。
50. 根据权利要求46所述的方法，其中所述电绝缘材料包括二氧化硅。
全文摘要
本发明包含具有带沟槽隔离区的半导体构造。所述带沟槽隔离区的沟槽可包含较窄底部和位于所述底部上方的较宽上部。电绝缘材料可填充所述较宽上部，同时在所述较窄底部内留下空洞。所述底部可具有大致垂直的侧壁，并且可在从所述侧壁大致垂直地延伸的台阶处接合到所述上部。所述带沟槽隔离区可并入到存储器阵列中，且/或可并入到电子系统中。本发明还包含形成半导体构造的方法。
文档编号H01L21/762GK101253617SQ200680026433
公开日2008年8月27日 申请日期2006年7月10日 优先权日2005年7月19日
发明者古尔特杰·S·桑胡, 马克·D·杜尔詹 申请人:美光科技公司