专利名称：双比特电荷囚禁器件的制作工艺方法
技术领域：
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种用于
闪存(Flash)的双比特电荷囚禁器件的制作工艺方法。
背景技术：
非挥发性存储器有两种主要的器件，即闪存和EEPROM (电擦除可编 程只读存储器)。闪存与EEPROM相比形成器件所需的面积小，这样可以在 相同器件尺寸的情况下提高器件的存储能力。闪存在智能卡、微处理器等 领域有非常广泛的应用。
随着半导体集成电路技术的发展，如何减少器件所用的面积，提高电 路的集成度是业界不断探索和追求的目标。电荷囚禁(charge trapping) 器件对于縮小闪存存储单元的尺寸效果非常明显，也是非挥发性存储器电 路设计工程师经常采用的技术手段。电荷囚禁(charge trapping)器件 就是通常所说的SONO(polysilicon-oxide-nitride-oxide-silicon多晶 硅-二氧化硅-氮化硅-二氧化硅-硅)结构，该器件具有非常简单的制作工 艺。通常的单多晶硅门双比特S0N0S结构的2个比特并不是在物理上分开 的，容易产生干扰现象。
发明内容
本发明要解决的技术问题是提供一种双比特电荷囚禁器件的制作工 艺方法，它能够有效避免在两个比特之间产生的干扰。为解决上述技术问题，本发明的双比特电荷囚禁器件的制作工艺方法 是采用如下技术方案实现的，
在半导体P型衬底的两侧上端部形成源极和漏极，在所述源极和漏极 之间半导体衬底的上端面依次成长隔离氧化层和多晶硅，通过光刻和刻蚀 该隔离氧化层和多晶硅形成栅极；其中
利用湿法刻蚀去除位于栅极和半导体衬底之间的隔离氧化层，形成从 该隔离氧化层的两侧向内延伸，位于栅极和半导体衬底之间的底切凹槽；
成长氧化硅膜，该氧化硅膜覆盖所述源极、漏极的上端面，包覆所述 的底切凹槽及栅极，并且该底切凹槽内全部成长为氧化硅层；刻蚀所述底 切凹槽内的氧化硅层，形成从该氧化硅层的两侧向内延伸并位于该氧化硅 层之间的凹槽；
在所述氧化硅膜上成长氮化硅膜，并在所述凹槽内全部成长为氮化硅
层；
刻蚀所述氮化硅膜，去除位于栅极顶部氧化膜上的氮化硅膜，并去除 所述源极、漏极处氧化膜上的氮化硅膜，最终在单多晶硅门下面形成双比 特SONOS结构。
由于采用本发明的方法，利用湿法刻蚀形成的底切凹槽来形成一种新 的双比特S0N0S，实现了单多晶硅门下面形成物理上分离的2个S0N0S存 储比特，这样就切断了干扰信号的传播通路，能够有效避免在两个比特之 间产生的干扰现象。
下面结合附图与具体实施方式
对本发明作进一步详细的说明图1是本发明的方法中形成CMOS栅极的示意图2是本发明的方法中利用湿法刻蚀形成底切凹槽的示意图3是本发明的方法中成长氧化膜的示意图4是本发明的方法中成长氮化膜的示意图5是本发明的方法中刻蚀氮化膜的示意图6是本发明的方法工艺流程图。
具体实施例方式
本发明的双比特电荷囚禁器件的制作工艺流程如图6所示，具体的步 骤如下
步骤301，与现有的CMOS制作过程一样，在半导体衬底的两侧上端 部，通过离子注入和刻蚀分别形成源极和漏极。在所述源极和漏极之间的 半导体衬底的上端面依次成长隔离氧化层和多晶硅，通过光刻和刻蚀该隔 离氧化层和多晶硅形成栅极(参见图l所示)。源极和漏极位于所述的栅 极两侧。所述半导体衬底为P型衬底。
步骤302，利用湿法刻蚀去除位于栅极和半导体衬底之间的隔离氧化 层，形成从该隔离氧化层的两侧向内延伸，位于栅极和半导体衬底之间的 底切凹槽(参见图2)。
步骤303，成长氧化硅膜，该氧化硅膜覆盖所述源极、漏极的上端面， 包覆所述的底切凹槽及栅极，并且该底切凹槽内全部成长为氧化硅层。刻 蚀所述底切凹槽内的氧化硅层，形成从该氧化硅层的两侧向内延伸并位于 该氧化硅层之间的凹槽(参见图3)。
步骤304，在所述氧化硅膜上成长氮化硅膜，并在所述凹槽内全部成长为氮化硅层(参见图4)。所述氮化硅膜的厚度为60 120A。
步骤305，刻蚀所述氮化硅膜，去除位于栅极顶部氧化膜上的氮化硅
膜，并去除所述源极、漏极处氧化膜上的氮化硅膜(参见图5)。最终在
单多晶硅门下面形成双比特S0N0S结构。
以上结合附图比较直观的描述了本发明的方法整个工艺流程的操作
过程。在各工艺步骤的描述过程中所述的具体实现方式只是为了便于理解
本发明，而并非构成对本发明的限制。在不脱离本发明原理的情况下，本
发明的保护范围应包括那些对于本领域的技术人员来说显而易见的变换
或替代以及改形。
权利要求
1、一种双比特电荷囚禁器件的制作工艺方法，在半导体P型衬底的两侧上端部形成源极和漏极，在所述源极和漏极之间半导体衬底的上端面依次成长隔离氧化层和多晶硅，通过光刻和刻蚀该隔离氧化层和多晶硅形成栅极；其特征在于利用湿法刻蚀去除位于栅极和半导体衬底之间的隔离氧化层，形成从该隔离氧化层的两侧向内延伸，位于栅极和半导体衬底之间的底切凹槽；成长氧化硅膜，该氧化硅膜覆盖所述源极、漏极的上端面，包覆所述的底切凹槽及栅极，并且该底切凹槽内全部成长为氧化硅层；刻蚀所述底切凹槽内的氧化硅层，形成从该氧化硅层的两侧向内延伸并位于该氧化硅层之间的凹槽；在所述氧化硅膜上成长氮化硅膜，并在所述凹槽内全部成长为氮化硅层；刻蚀所述氮化硅膜，去除位于栅极顶部氧化膜上的氮化硅膜，并去除所述源极、漏极处氧化膜上的氮化硅膜，最终在单多晶硅门下面形成双比特SONOS结构。
2、 如权利要求1所述的双比特电荷囚禁器件的制作工艺方法，其特 征在于所述氮化硅膜的厚度为60 120A。
全文摘要
本发明公开了一种双比特电荷囚禁器件的制作工艺方法，在半导体衬底上端部形成源极和漏极，在所述源极和漏极之间半导体衬底的上端面依次成长隔离氧化层和多晶硅，通过光刻和刻蚀形成栅极；用湿法刻蚀隔离氧化层，形成位于栅极和半导体衬底之间的底切凹槽；成长氧化硅膜，该氧化硅膜覆盖所述源极、漏极的上端面，包覆所述的底切凹槽及栅极，刻蚀所述底切凹槽内的氧化硅层，形成该氧化硅层之间的凹槽；在所述氧化硅膜上成长氮化硅膜，并在所述凹槽内全部成长为氮化硅层；刻蚀所述氮化硅膜，最终在单多晶硅门下面形成双比特SONOS结构。本发明能够有效避免在两个比特之间产生的干扰。
文档编号H01L21/336GK101452852SQ200710094389
公开日2009年6月10日 申请日期2007年12月6日 优先权日2007年12月6日
发明者孙亚亚 申请人:上海华虹Nec电子有限公司