专利名称：在半导体器件中制造存储节点接触的方法
技术领域：
本发明涉及一种用于制造半导体器件的方法，具体涉及一种使用线 型自对准接触蚀刻形成存储节点接触的方法。
背景技术：
随着半导体器件变得高度集成，在80nm以下的技术的存储节点接 触塞中，已经使用氟化氩(ArF)光刻胶来形成作为沟槽型的接触。然而，当存储节点接触(SNC1)被形成为沟槽型时，因为存储节点 接触塞被填入沟槽型存储节点接触孔，所以存储节点接触的上部的暴露 的表面积小。因此，造成与随后的存储节点的重叠裕度(overlay margin)不足。因此，通常需要在其间形成衬垫多晶硅(pad polysilicon) ( SNC2 )。此外，当进行蚀刻过程以形成沟槽型存储节点接触孔时所使用的 ArF光刻胶由于采用昂贵设备而造成维护成本增加。因此，批量生产能 力变小。已经提出一种用在形成线型存储节点接触的方法来克服前述局 限。图1A~1E是图示说明由于在半导体器件中形成存储节点接触的典 型方法的截面图。参照图1A,栅极图案G形成在半成品衬底11上。每个栅极图案G 包括栅极绝缘层12、栅极导电层13与栅极硬掩模14。在栅极图案G的 侧壁上形成栅极隔离物15。在衬底结构上形成第一绝缘层16。着陆塞 (landing plug ) 17在第一绝缘层16中形成并连接村底11。在第一绝 缘层16上形成第二绝缘层18。在第二绝缘层18的某些部分上形成位线 BL。每个位线BL包括配置有位线鴒层19及位线硬掩模20的堆叠结构。 在位线BL侧壁上形成位线隔离物21。在第二绝缘层18及位线BL上形 成第三绝缘层22。在第三绝缘层22上形成硬掩模23。硬掩模23包括 多晶硅层。硬掩模23形成为线型结构。参照图1B，使用硬掩模23作为蚀刻阻挡层以蚀刻第三绝缘层22的 一部分从而形成开口区。此时，将开口区形成至不会使位线钨层19暴 露的深度。进行湿蚀刻过程以扩大开口区线宽。因此，形成第一开口区 24。附图标记22A是指经蚀刻的第三绝缘层22A。参照图1C，在硬掩模23及第一开口区24的表面轮廓(profile) 上形成用于形成隔离物的基于氮化物的层25。参照图1D，使用干蚀刻过程来蚀刻基于氮化物的层25。因此，在 位线硬掩模20上部上形成存储节点接触隔离物25A。蚀刻第一开口区 24的下部直到着陆塞17被暴露,从而形成第二开口区26。附图标记22B 及18A分别指第三绝缘图案22B及第二绝缘图案18A。参照图1E，用于形成塞的导电层(例如多晶硅层)被形成在衬底结 构上，且填充在配置有第一开口区24及第二开口区26的存储节点接触 孔中。进行平坦化过程(例如化学机械抛光(CMP)过程)以形成存储 节点接触塞27。在平坦化过程期间移除硬掩模23。当应用线型存储节点接触孔时，可利用氟化氪(KrF)光刻胶进行 图案化。然而，因为当形成线型存储节点接触孔时，位线BL的位线硬 掩模20被暴露，造成位线硬掩模20的大量蚀刻损失，因此难以获得自 对准接触裕度特征。即使形成基于氮化物的层作为存储节点接触隔离物 25A,也难以在60nm以下技术的器件中确保自对准接触裕度。发明内容本发明的具体实施方案涉及提供一种在半导体器件中形成存储节 点接触的方法，其能确保自对准接触裕度，且当形成线型存储节点接触 孔时，减少位线硬掩模的蚀刻损失。根据本发明的一方面，提供一种在半导体器件中形成存储节点接触
的方法，包括在包括着陆塞的半成品衬底上形成第一绝缘层；在第一 绝缘层上形成位线，每个位线包括包含位线钨层及位线硬掩模的堆叠结 构；在第一绝缘层上形成第二绝缘层以使相邻位线绝缘；以不暴露位线 鴒层的方式来蚀刻第二绝缘层的一部分从而形成第一开口区；扩大第一 开口区的宽度；蚀刻残留的第二绝缘层及第一绝缘层以形成暴露出着陆 塞表面的第二开口区；在包括第一及第二开口区的存储节点接触孔侧壁 上形成隔离物，该隔离物包括包含基于氧化物的层及基于氮化物的层的 堆叠结构；以及利用导电材料填充存储节点接触孔以形成存储节点接触o根据本发明的另一方面，提供一种在半导体器件中形成存储节点接触的方法，包括在半成品衬底上形成第一绝缘层；在第一绝缘层上形 成包括鴒层的位线，每个位线包括堆叠结构；在第一绝缘层上形成第二 绝缘层以使相邻位线绝缘；以不暴露出位线钨层的方式来蚀刻第二绝缘 层的一部分从而形成第一开口区；扩大第一开口区的宽度；蚀刻第二绝 缘层的残留部分及第一绝缘层以形成第二开口区；在包括第一及第二开 口区的存储节点接触孔侧壁上形成隔离物；以及利用导电材料填充存储 节点接触孔以形成存储节点接触。
图1A至1E是图示说明在半导体器件中形成存储节点接触的典型方 法的截面图。图2A至2F是图示说明根据本发明的实施方案在半导体器件中形成 存储节点接触的方法的截面图。图3是图示说明存储节点接触孔及存储节点接触塞的自动对准接触 的图。
具体实施方式
本发明的实施方案涉及一种在半导体器件中制造存储节点接触的方法。图2A至2F图示说明根据本发明实施方案在半导体器件中形成存储节 点接触的方法的截面图。
参照图2A，在半成品衬底31上形成栅极图案G。 一般而言，用于形成 动态随机存储器(DRAM)所需的过程(例如阱过程(well process)及隔 离结构过程)预先在衬底31上实施。每个栅极图案G包括栅极绝缘层32、 栅极导电层33和栅极硬掩模34。通常使用热氧化过程或干/湿氧化过程来 形成栅极绝缘层32。栅极导电层33包括多晶硅层、金属层或金属硅化物 层。栅极硬掩模34包括氮化硅(Si3N4)层。在栅极图案G侧壁上形成栅极隔离物35。包括着陆塞37的第一绝缘 图案36形成在衬底31和栅极图案G上。更详细而言，在栅极图案G及衬 底31上形成第一绝缘层。进行平坦化过程直到暴露出栅极硬掩模34。然 后着陆塞37形成在第一绝缘层中，并连接衬底31。着陆塞37包括多晶硅 塞。在第一绝缘图案36上形成第二绝缘层38。在第二绝缘层38的某些部 分上形成位线BL。每个位线BL包括配置有位线鵠层39及位线硬4^模40 的堆叠结构。在位线BL侧壁上形成位线隔离物41。当与典型的位线隔离 物比较时，位线隔离物41具有增加的厚度。可将位线隔离物41形成为约 200人~约300A的厚度。例如，典型的位线隔离物形成为约130A的厚度， 而根据本发明实施方案的位线隔离物41形成为约260A的厚度。因此，位 线隔离物41的增加的厚度改善自对准接触(SAC)裕度。同时，位线隔离 物41包括基于氮化物的层。在位线BL及第二绝缘层38上形成第三绝缘层42。在第三绝缘层" 上形成硬掩模43。硬掩模43包括多晶硅层。硬4^模43形成为线型结构。参照图2B，使用硬掩模43作为蚀刻阻挡层以蚀刻第三绝缘层42的一 部分从而形成开口区。通过使用硬掩模43作为蚀刻阻挡层而对第三绝缘 层42进行干蚀刻过程形成开口区，从而形成凹陷(d邻ression)。接着对 凹陷实施湿蚀刻过^E以扩大开口区线宽。因此，形成第一开口区44。附图 标记42A指经蚀刻的第三绝缘层42A。扩大开口区线宽造成后续的存储节 点接触的上表面积增加。因此，可确保存储节点的重叠裕度。湿蚀刻过程具有各向同性特,。因此，凹陷的侧壁及底表面在所有方 向均被蚀刻至基;M目同的深度。湿蚀刻过程使用 一般用于蚀刻绝缘层的化 学品。第一开口区44形成至不会暴露出位线钨层39的预期深度。参照图2C,使用硬掩模43作为蚀刻阻挡层，干蚀刻第一开口区44下
方的经蚀刻的第三绝缘层42A及第二绝缘层38的一部分。附图标记"B 及38A分别指第三绝缘图案42B及第二绝缘图案38A。因此，形成第二开 口区，其暴露着陆塞37上部。因此，形成包括第一开口区44及第二开口 区的存储节点接触孔45。存储节点接触孔45的形成包括在形成第一开 口区44后，形成第二开口区而不形成存储节点接触隔离物，这与典型的 方法不同。因此，将存储节点接触孔45的暴露的表面积最大化，且可在 60 nm以下技术的器件中确保开口裕度。参照图2D，在硬掩模43及存储节点接触孔45的表面轮廓上形成用于 形成隔离物的基于氧化物的层46及用于形成隔离物的基于氮化物的层47。 基于氧化物的层46形成为厚度约450 A ~约550A,且基于氮化物的层 47形成为厚度约100 A ~约200A。当基于氧化物的层46包括具有差的 阶梯覆盖特征的未掺杂硅酸盐玻璃(USG)层时，形成在位线硬掩模40上 部上的部分USG层的厚度大于形成在衬底结构的侧壁及底表面上的其他部 分USG层的厚度。因此，可进一步改善SAC裕度。参照图2E,对基于氮化物的层47及基于氧化物的层46进行干蚀刻过 程，以形成存储节点接触隔离物。每个存储节点接触隔离物包括图案化的 基于氧化物的层46A及图案化的基于氮化物的层47A。参照图2F，将用于形成塞的多晶硅层填充在存储节点接触孔45中以 形成存储节点接触塞48。图3图示说明存储节点接触孔及存储节点接触塞的SAC的图。存储节 点接触孔45在位线BL之间自对准，且通过存储节点接触孔45使线型存 储节点接触塞48自对准。根据本发明的实施方案，使用KrF光刻胶来形成线型存储节点接触塞。 与典型方法中所使用的位线隔离物相比，本发明的位线隔离物形成私葶， 以减少蚀刻损失，该蚀刻损失一fcl由于位线硬掩模的暴露而发生。因此， 可进一步确保SAC裕度。在典型存储节点接触孔的形成过程中，实施部分蚀刻之后，线宽被扩 大，接着形成隔离物。相反，根据本发明实施方案，在部分蚀刻及扩大线 宽后即形成存储节点接触孔。因此可确保隔离物表面积。而且，因为使用 包括基于氧化物的层及基于氮化物的层的堆叠结构作为存储节点接触隔 离物，因此可减少位线电容并改善SAC裕度。
根据本发明的实施方案，使用KrF作为曝光源来形成线型存储节点接 触孔。因此，可省略使用ArF作为瀑光源的典型第二存储节点接触的形成 过程。此外，省略第二存储节点接触的形成过程会减少总工艺过程数而导 致制造成本降低。虽然已通过特定实施方案说明本发明，M本领域技术人员而言，显 而易见的是，可在不背离如所附权利要求限定的本发明的精神及范围下进 行各种变化及修改。
权利要求
1.一种在半导体器件中形成存储节点接触的方法，所述方法包括在包括着陆塞的半成品衬底上形成第一绝缘层；在所述第一绝缘层上形成位线，每个位线包括包含位线钨层及位线硬掩模的堆叠结构；在所述第一绝缘层上形成第二绝缘层以使相邻的位线绝缘；以不暴露所述位线钨层的方式来蚀刻所述第二绝缘层的一部分，从而形成第一开口区；扩大所述第一开口区的宽度；蚀刻残留的所述第二绝缘层和所述第一绝缘层以形成暴露出所述着陆塞表面的第二开口区；在包括所述第一和第二开口区的存储节点接触孔的侧壁上形成隔离物，所述隔离物包括包含基于氧化物的层和基于氮化物的层的堆叠结构；和利用导电材料填充所述存储节点接触孔以形成存储节点接触。
2. 权利要求1所述的方法，其中形成所述隔离物包括在衬底结构的表面轮廓上形成所述基于氧化物的层和所述基于氮 化物的层；和实施干蚀刻过程。
3. 权利要求2所述的方法，其中所述基于氧化物的层包含未掺杂的硅酸 盐玻璃(USG)层。
4. 权利要求3所述的方法，其中所述基于氧化物的层的一部分形成在所 述位线上部之上，并且其厚度大于形成在所述位线的侧壁以及在所述位 线之间的底表面上的所述基于氧化物的层的其余部分的厚度.
5. 权利要求2所述的方法，其中所述基于氧化物的层形成为约450 A~ 约550A的厚度，且所述基于氮化物的层形成为约100 A 约200A的 厚度。
6. 权利要求1所述的方法，其中所述位线包括在所述位线的侧壁上形成 的位线隔离物，所述位线隔离物形成为约200人~约300A的厚度。
7. 权利要求1所述的方法，其中所述存储节点接触形成为线型结构。
8. 权利要求1所述的方法，其中利用氟化氪(KrF)作为曝光源形成所 述存储节点接触孔.
9. 权利要求1所述的方法，其中在所述第一绝缘层上形成所述第二绝缘 层以使相邻位线绝缘包括将所述第二绝缘层平坦化直到暴露出所述位 线的所述位线硬掩模。
10. —种在半导体器件中形成存储节点接触的方法，所述方法包括在半成品衬底上形成第一绝缘层；在所述第一绝缘层上形成包括鴒层的位线，每个位线包括堆叠结构；在所述第一绝缘层上形成第二绝缘层以使相邻位线绝缘；以不暴露出所述位线钨层的方式来蚀刻所述第二绝缘层的一部分 以形成第一开口区；扩大所述第 一开口区的宽度；蚀刻所述第二绝缘层的残留部分和所述第一绝缘层以形成第二开 口区；在包括所述第一和第二开口区的存储节点接触孔的侧壁上形成隔 离物；和利用导电材料填充存所述储节点接触孔以形成存储节点接触。
11. 权利要求IO所述的方法，其中所述半成品村底包括着陆塞，所述堆 叠结构包括位线硬掩模。
12. 权利要求11所述的方法，其中蚀刻所述残留部分暴露所述着陆塞的 表面。
13. 权利要求IO所迷的方法，其中所述隔离物包括包含基于氧化物的层 以及基于氮化物的层的堆叠结构。
全文摘要
一种在半导体器件中形成存储节点接触的方法，包括在包括着陆塞的衬底上形成第一绝缘层；在该第一绝缘层上形成位线，每个位线包括位线钨层及位线硬掩模；在第一绝缘层上形成第二绝缘层；蚀刻第二绝缘层的一部分以形成第一开口区；扩大第一开口区的宽度；蚀刻残留的第二绝缘层以及第一绝缘层以形成暴露着陆塞的表面的第二开口区；在包括第一及第二开口区的存储节点接触孔的侧壁上形成隔离物，该隔离物包括基于氧化物的层及基于氮化物的层；及使用导电材料填充该存储节点接触孔以形成存储节点接触。
文档编号H01L21/768GK101154625SQ20071013574
公开日2008年4月2日 申请日期2007年8月10日 优先权日2006年9月28日
发明者宣俊劦 申请人:海力士半导体有限公司