专利名称：具有“u”字形漂移区的半导体器件的制作方法
技术领域：
本发明属于半导体器件，特别是高压和/或功率器件，可用作分立 器件，也可用于功率集成电路中。
背景技术：
通常的垂直型高压半导体器件，都需要低电阻率的半导体材料做衬 底，在其上外延或用键合方法产生一个高电阻率的半导体材料做漂移区 (也是耐压区)。低电阻率的材料之所以需要是因为在衬底之下有一个 导电的电极，如非低电阻率材料则会增加导通时的电阻。有些垂直型器
件在衬底上还需做更多的外延区，例如，对于非穿通型的IGBT，在p" (n+)型衬底之上要做一个薄的n+ (p+)型外延区，然后再做厚的n (p)型外延区。
图1是文献[1提出的器件剖面示意图，该器件的特征是在p型衬底 上制作一个p阱，在p阱内的硅片表面处刻槽，对槽的侧边和底边进行 n型均匀掺杂形成一个"U"字形样的漂移区，并在槽内填充如&02之 类的介质材料。在槽一侧的漂移区之外通过扩散或离子注入形成p型源 衬底区和n型源区，并覆盖源电极于其上。在槽的另一侧相对于源区通 过扩散或离子注入形成n型漏区，覆盖漏电极于其上，形成该MOST 的漏极。多晶硅栅电极从n型源区延伸至槽，与硅片表面隔以氧化层。 当栅上加一定的正向电压使珪片表面形成沟道时，载流子可从源极经过 沟道区及"U"字形样的漂移区而到达漏极，从而器件开启。
图2是文献[2]提出的作为对熔断器进行编程的高压MOST结构， 在p型衬底上制作n阱，在n阱内的硅片表面处刻槽，通过槽的隔离作 用形成该MOS的"U"字形样的耐压区。在槽的一侧的n阱外的p衬 底表面进行n+掺杂形成源区，在槽的另一侧n阱内进行n+掺杂形成漏
区。通过n阱和p衬底的p-n结自隔离实现该高压MOST与其它单元 的隔离。
图3是文献[3提出的一种利用槽做器件的剖面结构，它与图1类 似，其特征是栅电压超过阈电压后，器件开启，电流流经漏电极、漏 区、"U"字形样的漂移区、沟道、源区和源电极使器件导通。
图4是文献[41提出的一种利用槽做器件结构的剖面图。它是在槽内 的一侧形成多晶硅材料作为栅电极，使得沟道产生在沿槽的侧壁方向， 而且在漂移区和衬底之间加了一层中间层(intermediate layer)作为器 件隔离层，即制造一个介质隔离区或p-n结隔离区。如果釆用介质隔 离，中间层采用氧化物，衬底可选用n型或p型Si。若采用结隔离，中 间层就是p型Si。
我们注意到，利用这些结构的器件的漂移区都是和衬底材料类型相 反的区域，这增加了制造工艺的复杂性；再者，这些器件的有源区(包 括源区、源衬底区及栅区的一部分)都做在"U"字形样的耐压区(即漂 移区)之外的衬底上，这占去了相当大的面积。尽管现在刻槽工艺很成 熟，但是文献[4]的这种制造栅电极方法实际上还是增加了工艺复杂 性。而且不管采用该文献中哪种隔离方法，为了制造中间层，都需要增 加一次外延或键合工艺，这增加了制造的成本。
实际上，许多器件都可以认为是具有两个器件特征区及一个处于两 个特征区之间的漂移区构成。在两个特征区之间加上反向偏压而无电流 时，该区又成为耐压区。在通常的垂直型器件中， 一个特征区在衬底的 表面，另一个特征区在衬底的底部。例如高耐压的n-MOST，它的漂移 区是轻掺杂的n型区，而它的漏区是重掺杂的n+型衬底区，这个漏区可 以认为是一个特征区。又例如用n-MOST做的非穿通型IGBT，它的一 个特征区是在表面做n-MOST,另一个特征区是重掺杂的p+衬底上做一 层薄的重掺杂的n+层，再外延生长一层厚的iT区。不言而喻，这个在衬 底的特征区引起了工艺的复杂性和成本的提高。
此外，为了能够在IGBT关断过程中减少非平衡载流子注入到漂移 区以缩短关断时间，通常要调整注射效率，以取得导通压降与关断速度
的折衷，这种折衷不能使关断过程中完全没有非平衡载流子的注入。 参考文献
1
Kitamura et al" U. S. Patent, 5，844，275 (1998) [2
Koluitsky et al" U. S. Patent, 6,525,397 Bl (2003) [31 Koluitsky et al" U. S. Patent, 6,998,680 B2 (2006)4] B. J. Baliga， U. S. Patent, 5,434,435 (1995)
发明内容
本发明提供了一种具有"U"字形样的漂移区的半导体器件，不仅 ^吏半导体器件的工艺变得简单，而且降低了成本。
为了解决上述问题，本发明提出了一种具有"U"字形样的漂移区 的半导体器件，包括第一种导电类型的半导体衬底材料，在所述衬底
材料的第一主表面内形成至少一个沟槽，沟槽内含有绝缘介质，每个沟 槽及其周围的半导体形成器件的一个单元，此半导体器件包含至少一个 单元，沟槽两侧的半导体中紧贴第 一主表面的部分分别为两个特征区， 第一特征区在第一侧，第二特征区在第二侧；笫一特征区在第一主表面 下至少有一个第二种导电类型区及/或金属区联有第一电极；笫二特征 区在第一主表面下至少有一个第一种导电类型区及/或金属区联有第二 电极；从所述第一特征区开始，经过第一种导电类型的半导体衬底材 料，直到所述的第二特征区，是器件每个单元的漂移区。
进一步，上述具有"U"字形样的漂移区的半导体器件还可具有以 下特点，所述漂移区包含第二种导电类型的半导体区，所述第二种导电 类型半导体的一边紧贴沟槽的内壁，另一边紧贴第一种导电类型的半导
体衬底材料，并且当第二电极和第一电极之间加有反向偏压时，其耐压 区亦在所述的漂移区中。
进一步，上述具有"U"字形漂移区的半导体器件还可具有以下特 点，在衬底之下是通过欧姆接触或通过重掺杂的第 一种导电类型的薄区 接触的电极，所述电极接触将村底的与第一主表面相反的一个表面通过
外导线与第二电极联接。所述与第一主表面相反的一个表面可称为第二 主表面，它是衬底的底部。
进一步，上述具有"u"字形样的漂移区的半导体器件还可具有以 下特点，是一种Schottky 二极管，所述半导体器件第一特征区在第一 主表面下至少有金属区和第一种导电类型的半导体衬底材料构成金-半 接触，并且所述金属区联有第一电极；所述第二特征区在第一主表面下
至少有联有第二电极的第一种导电类型区。
进一步，上述具有"U"字形样的漂移区的半导体器件还可具有以 下特点，是一种IGFET，所述半导体器件包括由至少一个第一侧的第 一主表面下的第一种导电类型区作为源区的第一种导电类型的 IGFET;源区除在第一主表面外均被作为源衬底区的第二种导电类型区 所包围；源区的一部分和源村底区的一部分在第一主表面与第一电极相 联，此第一电极为第一种导电类型的IGFET的源电极；所述的IGFET 的漏区是第二侧的第一主表面下的第一种导电类型区，其漏电极是第二 电极；所述IGFET在第一侧的第一主表面上有紧贴其上的绝缘层，所 述绝缘层之上有紧贴其上的栅电极，所述栅电极至少覆盖第一种导电类 型的IGFET的源区的一部分、与半导体衬底材料相联的第一种导电类 型区的一部分、和此两部分之间的源衬底区部分。
进一步，上述具有"U"字形样的漂移区的半导体器件还可具有以 下特点，是一种IGBT,所述IGBT包含一个IGFET及一个发射区； 所述IGFET含有第一侧的第一主表面下的重掺杂的第一种导电类型区 作为源区，所述源区除在第一主表面外均被作为源衬底区的笫二种导电 类型区所包围、所述源区的一部分和源衬底区的一部分在表面与笫一电 极相联，此第一电极为第一种导电类型的IGFET的源电极，亦称为 IGBT的集电极；所述IGFET在第一侧的第一主表面有紧贴其上的绝 缘层，所述绝缘层之上有紧贴其上的导体构成的栅电极，所述的栅电极 至少覆盖源区的一部分、与半导体衬底材料相联的第一种导电类型区的 一部分、和此两部分之间的源衬底区部分；所述IGFET漏区是第二侧 的第一主表面下的第一种导电类型区；所述IGBT的发射区是第二侧的
笫一主表面下的重掺杂的第二种导电类型区，其上有金属电极作为发射 极。
进一步，上述具有"u"字形样的漂移区的半导体器件还可具有以
下特点，是一种SINFET，所述半导体器件包括至少一个第一种导电类 型的IGFET和至少一个向IGFET的漂移区注射少数载流子的金-半接 触；所述IGFET含有第一侧的第一主表面下的重掺杂的第一种导电类 型区作为源区，所述源区除在第一主表面外均被作为源衬底区的第二种 导电类型区所包围、所述源区的一部分和源村底区的一部分在第一主表 面与第一电极相联，此第一电极为第一种导电类型的IGFET的源电 极，亦称为SINFET的集电极；所述IGFET在第一侧的第一主表面有 紧贴其上的绝缘层，所述绝缘层之上有紧贴其上的导体构成的栅电极， 所述栅电极至少覆盖源区的一部分、与半导体衬底材料相联的第一种导 电类型区的一部分、和此两部分之间的源衬底区部分；所述SINFET漏 区是第二侧的第一主表面下的第一种导电类型区；所述SINFET通过第 二侧的第一主表面下至少有一个金属区和与衬底材料相联接的第一种导 电类型区的半导体材料所构成的可对漂移区发射少子的金-半接触。
进一步，上述具有"U"字形样的漂移区的半导体器件还可具有以 下特点，是一种具有两种栅电极的辅助关断的IGBT，包括至少一个第 一侧的第一主表面下的重掺杂的第一种导电类型区作为源区的第一种导 电类型的IGFET及至少一个第二侧的第一主表面下的重摻杂的第二种 导电类型区作为源区并有与此源区相联的源电极的第二种导电类型的 IGFET;
所述的第一种导电类型的IGFET的漏区是第二侧的第一主表面下 的第一种导电类型区，其漏电极是第二电极；第一种导电类型的 IGFET的源区除在第一主表面外均被作为源衬底区的第二种导电类型 区所包围、所述源区的一部分和源衬底区的一部分在第一主表面与第一 电极相联，此第一电极为第一种导电类型的IGFET的源电极；第一侧 的第 一主表面含有紧贴其上的第 一绝缘层，第 一绝缘层之上含有紧贴其 上的第一种导电类型的IGFET的第一栅电极，第一栅电极至少覆盖源
区的一部分、与半导体衬底材料相联的第一种导电类型区的一部分、和
此两部分之间的源衬底区部分；
所述第二种导电类型的IGFET的漏区是第二侧的第一主表面下的 重掺杂的第二种导电类型区，漏区的一边有一个重掺杂的第一种导电类 型区，与漏区在第一主表面通过电极相联并从而与第一种导电类型的半 导体衬底相联；第二侧的第一主表面含有紧贴其上的第二绝缘层，第二 绝缘层之上含有紧贴其上的第二种导电类型的IGFET的第二栅电极， 第二栅电极至少覆盖第二种导电类型的IGFET的源区的一部分、第二 种导电类型的IGFET的漏区的一部分和此两部分之间与半导体衬底材 料相联的第一种导电类型区部分；
从第二种导电类型的IGFET源电极到第一电极的电流是由第二种 导电类型的IGFET源电极到第一电极的之间的电压、第一栅电极和第 一电极之间的电压以及第二栅电极和第二种导电类型的IGFET源电极 之间的电压三者共同控制。
进一步，上述具有"U"字形样的漂移区的半导体器件还可具有以 下特点，所述半导体器件是传输门，包括至少一个第一侧的第一主表面 的重摻杂的笫一种导电类型区作为源区的第一种导电类型的IGFET及
至少一个第二侧的重掺杂的第二种导电类型区作为源区的第二种导电类 型的IGFET;
第一种导电类型的IGFET的漂移区是在第一种导电类型的半导体 衬底材料中，第二种导电类型的IGFET的漂移区是在第二种导电类型 的半导体区中，所述第二种导电类型的半导体区的一边紧贴沟槽的内
壁，另一边紧贴第一种导电类型的半导体衬底材料；
所述第一种导电类型的IGFET的漏区是第二侧的第一主表面下的 第一种导电类型区，而第一种导电类型的IGFET的源区除在第一主表 面外均被作为第一种导电类型的IGFET的源衬底区的第二种导电类型 区所包围、此笫一种导电类型的IGFET的源区与源衬底区均有一部分 在第一主表面通过电极相联，第一种导电类型的IGFET在第一侧的第 一主表面含有紧贴其上的第一绝缘层，第一绝缘层之上含有紧贴其上的 第一种导电类型的IGFET的第一栅电极，第一栅电极至少覆盖第一种 导电类型的IGFET的源区的一部分、与半导体衬底材料相联的第一种 导电类型区的一部分、和此两部分之间的作为源村底区的第二种导电类 型区的部分；
所述第二种导电类型的IGFET的漏区是第一种导电类型的IGFET 的源衬底区，而第二种导电类型的IGFET的源区除在第一主表面外均 被作为第二种导电类型的IGFET的源衬底区的第一种导电类型区所包 围、此第二种导电类型的IGFET的源区与源衬底区均有一部分在第一 主表面通过电极与其相联；第二种导电类型的IGFET在第二侧的第一 主表面含有紧贴其上的第二绝缘层，第二绝缘层之上含有紧贴其上的第 二种导电类型的IGFET的第二栅电极，第二栅电极至少覆盖第二种导 电类型的IGFET的源区的一部分、与紧贴沟槽内壁的第二种导电类型 的IGFET的漂移区的一部分、和此两部分之间的源衬底区的部分。
进一步，上述具有"U"字形样的漂移区的半导体器件还可具有以 下特点，所迷半导体器件的漂移区，用于制造分立的高压/功率器件或 集成电路中的高压/功率器件，以及形成低压集成电路，当制造低压集 成电路时，在第一侧的第一主表面及/或第二侧的第一主表面内形成低 压半导体器件。
与现有技术相比，本发明将器件的两个特征区都做在器件的一个表 面，而没有在相反的表面(即衬底的底部)做特征区的要求，不仅使半 导体器件的工艺变得简单，而且降低了成本；本发明还可形成加速关断 的IGBT，其少子注入比可以调整，从而在关断过程中能做到无少子注 入，于是使电流关断时间大大缩短且无拖尾；本发明还可形成兼有n-MOST及p-MOST的传输门；此外，本发明还可形成低压半导体器 件，以及在任何衬底之上形成制造功率(或高压)集成电路中的功率 (或高压)器件，而不需要另做介质隔离或p-n结隔离。
图1是现有技术中"U，，字形样的漂移区的结构图； 图2是现有技术中"U"字形样的漂移区的结构图； 图3是现有技术中"U"字形样的漂移区的结构图； 图4是现有技术中"U"字形样的漂移区的结构图； 图5是用p-n 二极管来说明本发明提出的一种有槽而槽壁内为 "U"字形样的漂移区的结构的示意图，图中漂移区在衬底底部通过n+
区105及电极003与阴极K 002之间通过器件外部联接线201相联接； 图6是用p-n结二极管来说明本发明提出的漂移区结构的另一种情
形的示意图，它与图5的区别是n型区101在槽壁周围的部分用p型区
104来代替；
图7 (a)是实施例中与图5相似的结构，其槽的形状是倒三角形； 图7 (b)是实施例中与图6相似的结构，其槽的形状是倒三角
形；
图8是实施例中的漂移区形成Schottky二极管的示意图9是实施例中的双极型晶体管的示意图10 U)是实施例中由图5的漂移区形成n-MOST的示意图； 图10 (b)是实施例中由图6的漂移区形成n-MOST的示意图； 图11 (a)是实施例中由图5的漂移区形成IGBT的示意图； 图11 (b)是实施例中由图6的漂移区形成IGBT的示意图； 图12 (a)是实施例中由图5的漂移区形成SINFET的示意图； 图12 (b)是实施例中由图6的漂移区形成SINFET的示意图； 图13 (a)是实施例中由图5的漂移区形成具有辅助栅的IGBT; 图13 (b)是实施例中由图6的漂移区形成具有辅助栅的IGBT; 图14是实施例中如图13 (a)所示的IGBT在关断时的电流随时间 变化的关系图15是实施例中由图6所示的漂移区形成高压/功率传输门的示意
图16 U)示出了用叉指条的图形形成各单元的情形； 图16 (b)示出了用菱形图形形成各单元的情形；
图16 (c)示出了用六角形图形形成各单元的情形；
图17 (a)是在图5的左侧顶部做低压n-MOST及p-MOST的示 意图，其中用了一个n阱115来做p-MOST;
图17 (b)是在图5的左侧顶部做低压n-MOST及p-MOST的示 意图，其中在n阱115中还有一个p阱116,用来做低压n-MOST;
图18 (a)是在图5的右侧顶部做低压n-MOST及p-MOST的示 意图，其中用了一个p阱117来做n-MOST;
图18 (b)是在图5的右侧顶部做低压n-MOST及p-MOST的示 意图，其中在p阱117中还有一个n阱118，用来做低压p-MOST。
具体实施例方式
本发明的漂移区的耐压情形首先用一个p-n 二极管来解释，因为实 际上各种器件的漂移区的耐压情形都可以看作是一个p-n结在反偏压下 的情形。图5表示本发明提出的一种器件的一个单元100的结构的剖面 示意图。图中的虛点线表示一个单元和另一个单元之间的边界。图中的 n-区101是漂移区，它是一个"U"字形状。"U"字的两侧之间是一个 槽010，槽中填以绝缘体007，在图中用带有许多点的区域表示。沟槽 两侧的半导体中紧贴第一主表面的部分分别为两个器件的特征区，第一 特征区在第一侧，第二特征区在第二侧，"U"字两侧中的一侧的顶部与 粗实线表示的阳极A (即001，为第一电极)相联的p+区102 (第二种 导电类型区)为第一特征区，"U"字两侧中的另一侧的顶部与粗实线表 示的阴极K (即002，为第二电极)相联的n+区103 (第一种导电类 型区)为第二特征区。当n+区103与p+区102间加上反偏电压时，随 着此电压M逐渐增大，iT区101靠近p+区102的一侧的^区逐渐向 衬底方向延伸。当电压达到某值再增大时，耗尽区边界除继续向衬底方 向延伸外，还沿槽的底部向右延伸。电压再增加，则沿槽的底部的耗尽 区继续向右并在右边向上延伸。
如果在最大反向电压下，耗尽区的边界仍未达到该单元100的右边 界，那么K电极通过n+区103及右边界的中性区和衬底的^1^的中
性区始终是联通的。但是，如果未达最大反向电压的某一个电压值时，
右侧已无一个从n+区103到衬底的中性区相联通的中性区。那么这时如 加于A及K间的电压VKA有变动，衬底中;M^的中性区的电压不能 很快地调整到和该电压对应的稳态值。这是因为，无论是电子从n+区 103流到n-区101在衬底的*区边沿，或l良过来的流动，要—吏得衬 底中的中性区的电位作相应的调整，都是会遇到一个电子的势垒区。
为了加速这个电位调整，可以在村底之下(第二主表面)做一个通 过欧姆接触或通过重掺杂的第一种导电类型的薄区接触的电极003，该 电极接触003将衬底的耗尽区通过外导线201与电极K联接。电极接 触要与n-区101联接良好，有时需要通过一个重掺杂的薄层，如图5中 所示的n+区105。众所周知，利用合金或扩散工艺或其它工艺形成n+区 105并无太大困难。
图6表示本发明提出的另一种漂移区结构的剖面示意图。这里釆用 了 iT型区101在位于槽的周围有p型区104的方法。p型区104的一边 紧贴沟槽的内壁，另一边紧贴if型区101的半导体衬底材料，这种有槽 而在槽壁上做p型区的方法是现代做super-junction器件的常用方法。 在该种器件中主要是利用p型区来作电荷补偿以降低同击穿电压下的导 通电阻。
应当指出，；^发明图5所述的槽的形状不限于完全矩形。用矩形的 槽所做的器件，在加高反压时容易在矩形的棱角处发生击穿。而且完全 矩形的槽也很难在工艺上实现。槽的底部是比较光滑而无棱角的情形 下，对提高击穿电压有利。另一方面，槽的形状是倒三角形在工艺上有 时比较容易实现。这时，槽在半导体的边界是"V"字形，"V"字的 棱角对击穿电压也无^f艮大妨碍。图7 (a)及图7(b)所示是一种利用 倒三角形槽做p-n结二极管的例子。图7 U)在槽的边界没有p型区而 图7 (b)有p型区104。
上面的图5、图6、图7 (a)及图7 (b)已将本发明的漂移区做了 介绍。利用这些漂移区可以制造各种各样的分立的高压/功率器件或集 成电路中的高压/功率器件。
在加反偏压于沟槽两侧的顶部时，两侧及槽的底部均耐一定的电 压，但其耐压的比例取决于许多参数，如两侧各自的宽度、槽的深度、 衬底材料的掺杂浓度和槽两边及底部所具有的P型区杂质的浓度和分 布。这里应当指出，如果槽两侧的半导体区有一侧很宽，则该侧的耐压 可以减小，甚至减小到接近于零。这个情况对于在槽的一边，或是在无 高压器件单元亦无槽的衬底上，来形成低压集成电路，有时更加有利。
图8是利用本发明形成的一种Schottky 二极管的示意图，图中的 iT区101是漂移区，它是一个"U，，字形状。"U，，字的两侧之间是一个 槽010，槽中填以绝缘体007。槽两侧顶部有金属区M覆盖用以形成电 极。阳极A (即001)的部分和iT区101接触形成金-半接触。图8中的 p+区102也与阳极A相接触，此区的作用是为了防止阳极A的金属与 n-区101在接触处的电场过强。如果没有防止电场过强的需要，则可以 没有p+区102。在"U，，字形槽另一侧的顶部的n+区103与阴极K (即002)的金属区接触。之所以用了重掺杂的n+区103，是为了使电 极K与半导体接触良好。电极A与电极K通过联接它们的"U"字形 半导体区就形成了 Schottky 二极管的结构。为了加速n+区103与衬底 iT区101之间的电位调整，可以在衬底底部制作一个重掺杂的n+区105 与接触电极003，再通过外导线201使其与电极K相联。
图9是利用本发明形成的一种双极型晶体管的示意图。n+区106与 电极E 005接触，构成了该双极型晶体管的发射极。p区102与电极B 004接触，构成了该双极型晶体管的基极。发射极E和基极B共同做 在"U"字形槽010 —侧的顶部。在"U"字形槽010的另一侧顶部有 n+区103与金属M接触，构成了该双极型晶体管的集电极C，即 006。 n-区101是漂移区，通过它^i接了集电区103与基区102。为了加 速n+区103与村底101的中性区之间的电位调整，可以在衬底底部制作 电极接触003并通过外导线201将电极C与^目联。为了更好地接触， 有时接触电极003与衬底之间还需要通过一个重掺杂的薄层n+区105。
图10 (a)是利用本发明的图5的漂移区结构来形成n-MOST的示 意图。"U"字形槽010的左侧，有源电极S (即008)与源n+区106及源衬底p区102直接相联，源n+区106除在表面外均被作为源衬底区 的p区102所包围、并在表面与源电极S (即008，是第一电极)相 联。在p型源衬底区102以及与其紧挨的n—型半导体区101之上，还覆 盖以阴影区表示的绝缘层128，在MOST中该绝缘层是栅氧化层。该绝 缘层128的顶部与栅电极G (即009)接触，所述的栅电^lA盖了 n+ 区106的IGFET的部分源区、部分p型源衬底区102和部分与半导体 衬底材料相联的n-型半导体区101。在"U"字形槽010的右侧顶部， 有n+区103与漏电极D (即011，是第二电极)接触，构成该MOST 的漏极。
图10 (b)是在图6表示的"U"字形漂移区^ftH上形成的MOST 结构的示意图。MOST是IGFET的一个例子，对MOST适用的结构自 然可相仿地用于IGFET。
图11 (a)是利用本发明的图5的漂移区结构形成一种IGBT的示 意图。图中"U"字形槽010左侧顶部有集电极C (即012)与n+型源 区106及p型源衬底102直接相联。在p型源衬底区102以及与其紧挨 的iT型半导体区101之上，覆盖有绝缘层128,绝缘层128的顶部与栅 电极G (即013)接触。这部分与图10 (a)的MOST的左侧是一样 的。"U"字形区右侧的顶部有一个p+区107，它构成IGBT的发射区， 其上联有发射极E (即014 )。为了调整发射极注入效率，p+区107下面 还联了一个緩冲区，即n+区103。在衬底底部制作电极接触003并通过 外导线201将其与n+区103上制作的一个接触电极022相联接。
图11 (b)是利用本发明的图6的漂移区结构形成一个IGBT (绝 ,双极晶体管)的示意图。
为了降低少子的注入从而缩短关断时间，IGBT的发射极可以用金 属M (即015 )来代替，这种器件称为SINFET (肖特基注入MOS门 极晶体管)。图12 (a)是利用本发明的图5的漂移区结构形成的 SINFET的示意图。图12 (b)是利用本发明的图6的漂移区结构形成 的SINFET的示意图。在图12 (a)及图12 (b)中都是用金属M即 015)代替了图11 (a)及图11 (b)中的p+区107，在这里可以根据电
学性能具体要求而保留作为緩冲区的n+区103。
利用本发明的槽周围作漂移区的结构，不仅易于制造像图11 (a) 及图11 (b)那样注射效率容易控制的IGBT，还可以做出一个具有可 调少子注入且可完全关断少子注入功能的栅极的IGBT。其结构示意地 如图13 (a)所示。在该图中，漂移区左侧顶部和图11 (a) —样，是 IGBT中的MOST有源区部分，其中MOST的栅极现用Gn (即023) 表示，右侧顶部则是吸收电子及注入空穴的有源区部分。这里除去有口+ 区108和109与发射极E (即014 )直接相联外，还有两个p+区110和 111，它们通过顶部电极F (即017)和n+区112相联，从而经过n区 103和漂移区101相联。在p+区108与p+区110以及p+区109与p+区 111之间的上方有一个氧化层119，其上覆盖有金属，形成一个p-MOST的栅极Gp，即016。在IGBT导通时，栅极Gp如加有低于该p-MOST的阈电压使p-MOST导通，则有部分电子电流从n区103经过 电极F (即017)转换成空穴电流，这个已转换成空穴电流的大小由Gp 所加电压控制。而p+区108和109仍然可以有一定的空穴注入到漂移区 101。换言之，漂移区101的空穴电流和电子电流的比例可以通过加于 Gp的电压而变化。当要关断时，不仅可以使左侧顶部的Gn的电压低于 n-MOST的阈电压使其不再注入电子于漂移区101，还可以使右侧顶部 的Gp的电压低于p-MOST的阈电压，使得该p-MOST不仅导通，而且 漏与源之间的电压很小，n区103与p+区108和109的电位很接近，从 而使得p+区108和109不能再有空穴注入到漂移区101。此器件的底部 与n+区105相联的电极可以通过外导线与电极F相联接。
图13 (b)是利用本发明的图6所示的漂移区结构的类似于图13 (a)的具有栅Gp (即016)可辅助关断的IGBT。
我们知道，通常的IGBT关断时间较长的最主要原因是在n-MOST 开始关断后，由于^区扩展时漂移区的中性区的电子流向电极E而引 起空穴注入到漂移区所致。图13的结构可以完全防止这种空穴注入。 图14示出了这种IGBT关断时电流与时间的关系。该图是对图13 (a) 采用了叉指条的单元，其各种主要参数做如下设定的模拟结果两侧的
漂移区的宽度各为12.5|iim,槽的宽度为5inm,槽的深度为30|Lim,设槽 中填充的介质的相对介电常数为1,所用半导体为硅片，其漂移区施主 浓度为lxl0"aif3，硅片的厚度为230jim，少子寿命为10^。发射极 E接了 1.2xl07￡l jun的电阻再接到一个电源的正端，电源的负端联到 集电极C，电源的电压为1卯V。在时间t<0前，栅Gn相对于集电极 C的电压为+ 15V，栅Gp相对于发射极E的电压为0V，得到电流密度 为1.6 x l(T5A/jLim。从t=0起，栅Gn相对于集电极C的电压在O.ljis内 从+ 15V下降到OV,栅Gp相对于发射极E的电压在O.lps内从OV下 降到-15V。从该图可知，下降时间总共只有0.4jis。应当指出，这个器 件所用几何参数及材料参数远非最佳的设计值，这个例子只是用来显示 本发明的IGBT的少子注入的可关断性。
利用本发明的图6的漂移区还可以制造既有p-MOST又并联有n-MOST的高压(功率)传输门。图15示意地示出了这种器件的一个单 元的结构的示意图。图中Sn (即018)既是n-MOST的源电极，又是 p-MOST的漏电极。同样，Sp (即021)既是p-MOST的源电极，又是 n-MOST的漏电极。Gn (即019 )是n-MOST的栅电极，Gp (即020 ) 是p-MOST的栅电极。图中的阴影区128和120分别是n-MOST和p-MOST的栅氧化层。此器件的底部与n+区105相联的电极003可以通 过外导线201与电极Sp相联接。在图15中，两个不同导电类型MOST 从源电极到漏电极经过的各区按顺序分别叙述如下。n-MOST是由源电 极Sn (018)、源区106、源衬底区102、栅电极Gn (019)、栅氧化层 128、 n型漂移区101、漏区114及漏电极Sp (021)所构成。p-MOST 是由源电极Sp (021)、源区113、作为p-MOST的源衬底区的101、 栅电极Gp (020)、栅氧化层120、 p型漂移区104、漏区102及漏电极 Sn (018)所构成。
以上各图都是用一个单元来说明各种器件。实际上， 一个器件可以 是许多单元并联的结果。图16的各图示意地表示各种密堆积的单元的 各种构成方法。它们是硅片的俯视图，而前面各图是一个单元的剖面 图。图16中的阴影区代表槽所在的位置。被槽分开的两个区域中的一
个代表各种剖面图的左侧，另一个代表各种剖面图的右侧，或者l良过 来。被虚点线包围的区域代表一个单元。各单元一侧顶部有相同电位的 用同一个符号"+ "号表示，而另一侧顶部有相同电位的用同一个符号
"-，，号表示。图16 (a)表示单元是叉指条的情形。图16 (b)表示 单元是菱形的情形。图16 (c)表示单元为六角形的情形。
应当指出，本发明并非要求每个单元都是一样的。有时为了需要， 可把某些单元做得很大。例如，图16 (a)的叉指条中某条特别宽。又 例如，图16(c)中某个区域用一个大六角形来代替该图中的七个六角 形。
利用本发明的结构，不仅可以实现分立的功率(高压)器件，也可 以实现功率集成电路中的功率(高压)器件，而且很容易实现功率集成 电路中的低压器件。图17 (a)示出在本发明的基本结构之一的图5的 左侧顶部做与其电位相差不大的低压p-MOST及n-MOST的一个例 子。其中n-MOST以p区102为源衬底区。源区通过其上电极Sn (即202 )与源衬底区102相联，其漏极Dn 205做在n+漏区121上。 在n+区121与n+区122之间的上方有一个绝缘层203，其上覆盖有导体 204,形成一个n-MOST的栅极Gn (即204)。 p-MOST是做在一个n 阱115内，其中的p+源区131通过源电极Sp (即301)与源衬底区115 相联。漏区132与漏电极Dp (即302)相联。在p+区131与p+区132 之间的上方有一个绝缘层303，其上覆盖有导体304，形成一个p-MOST的栅极Gp (即304 )。
在n-MOST的源及源衬底区不可与电极A同电位的情形，那么可 在上述的n阱115之内再做一个p阱116。图17 (b)示意地示出这种 情形。
图18 (a)示意地示出在本发明的基本结构之一的图5的右侧顶部 做与其电位相差不大的低压p-MOST及n-MOST的一个例子，其中n-MOST是做在一个p阱117内。
在n-MOST的源及源衬底区不可与电极K同电位的情形，那么可 在上述的p阱117之内再做一个n阱118，图18 (b)示意地示出这种
情形。
不言而喻，除MOST以外，其它低压器件也同样是可以形成的。
上述低压器件可以做在单独的一个单元内。当然，也可以做在几个 单元内。甚至，可以《坎在单元一侧的一部分之内，而其它部分仍为高压 器件所用。图中的器件不仅如示意图所示是各区都安排在水平方向，而 且也可以是各区都安排在垂直于纸面方向。或者，既有安排在水平方向 的，也有安排在垂直于纸面方向的。
显然，上述各例中所述的两个特征区，即所有的n型区与所有的p 型区均可对换，对换后成为一种相反导电类型的器件。
应该指出，上述各例中没有包括两个特征区都含有与漂移区直接相 联的金属区。但是这种情形并非绝对不可。例如，它可以构成一个电 阻，其阻值由漂移区的几何|^:和物理|*决定。
此外，所述槽中填的绝缘体当然也可以是空气或真空，也可以是槽
壁上有一个薄的Si02层，再填别的绝缘体。
应当指出，本发明提供的漂移区有许多可供调整的参数，它们包括 槽的两侧各自宽度，各层半导体的浓度。因此，利用实际的工艺条件， 可以在一定槽深下得到两侧合理的电势分布，从而得到最高耐压。
以上对本发明用半导体在沟槽两侧的顶部之间的漂移区形成高压 (功率)器件的许多应用例子作了说明。显然，对于熟悉本领域的技术 人员而言，还可以在本发明的思想下，作出其它许多应用例子而不超过 本发明的权利要求。
权利要求
1.具有“U”字形漂移区的半导体器件，包括第一种导电类型的半导体衬底材料，在所述衬底材料的第一主表面内形成至少一个沟槽，沟槽内含有绝缘介质，每个沟槽及其周围的半导体形成器件的一个单元，此半导体器件包含至少一个单元，沟槽两侧的半导体中紧贴第一主表面的部分分别为所述器件的两个特征区，第一特征区在第一侧，第二特征区在第二侧；第一特征区在第一主表面下至少有一个第二种导电类型区及/或金属区联有第一电极；第二特征区在第一主表面下至少有一个第一种导电类型区及/或金属区联有第二电极；从所述第一特征区开始，经过第一种导电类型的半导体衬底材料，直到所述的第二特征区，是器件每个单元的漂移区，即所述的“U”字形漂移区。
2. 如权利要求1所述具有"U"字形漂移区的半导体器件，其特征在 于，所述漂移区包含第二种导电类型的半导体区，所述第二种导电 类型半导体的一边紧贴沟槽的内壁，另一边紧贴第一种导电类型的半导体衬底材料，并且当第二电极和第一电极之间加有反向偏压 时，其耐压区亦在所述的漂移区中。
3. 如权利要求1所述具有"U"字形漂移区的半导体器件，其特征在 于，在村底之下是通过欧姆接触或通过重掺杂的第一种导电类型的 薄区接触的电极，所述电极接触将衬底的与第一主表面相反的一个 表面通过外导线与第二电极联接。
4. 如权利要求1所述具有"U"字形漂移区的半导体器件，是一种 Schottky 二极管，其特征在于，所述半导体器件第一特征区在第一 主表面下至少有金属区和第一种导电类型的半导体衬底材料构成金-半接触，并且所述金属区联有第一电极；所述第二特征区在第一主 表面下至少有联有第二电极的第一种导电类型区。
5. 如权利要求1或2所述具有"U"字形漂移区的半导体器件，是一 种IGFET，其特征在于，所述半导体器件包括由至少一个第一侧的 第一主表面下的第一种导电类型区作为源区的第一种导电类型的 IGFET;源区除在第一主表面外均被作为源衬底区的第二种导电类 型区所包围；源区的一部分和源村底区的一部分在第一主表面与第 一电极相联，此第一电极为第一种导电类型的IGFET的源电极；所 述的IGFET的漏区是第二侧的第一主表面下的第一种导电类型区， 其漏电极是第二电极；所述IGFET在第一侧的第一主表面上有紧贴 其上的绝缘层，所述绝缘层之上有紧贴其上的栅电极，所述栅电极 至少覆盖第一种导电类型的IGFET的源区的一部分、与半导体衬底 材料相联的第一种导电类型区的一部分、和此两部分之间的源衬底 区部分。
6. 如权利要求1或2所述的具有"U"字形漂移区的半导体器件，是 一种IGBT，其特征在于，所述IGBT包含一个IGFET及一个发射 区；所述IGFET含有第一侧的第一主表面下的重掺杂的第一种导电 类型区作为源区，所述源区除在第一主表面外均被作为源衬底区的 第二种导电类型区所包围、所述源区的一部分和源衬底区的一部分 在第一主表面与第一电极相联，此第一电极为第一种导电类型的 IGFET的源电极，亦称为IGBT的集电极；所述IGFET在第一侧 的第一主表面有紧贴其上的绝缘层，所述绝缘层之上有紧贴其上的 导体构成的栅电极，所述的栅电极至少覆盖源区的一部分、与半导 体衬底材料相联的第一种导电类型区的一部分、和此两部分之间的 源衬底区部分；所述IGFET漏区是第二侧的第一主表面下的第一种 导电类型区；所述IGBT的发射区是第二侧的第一主表面下的重掺 杂的第二种导电类型区，其上有金属电极作为发射极。
7. 如权利要求1或2所述具有"U"字形漂移区的半导体器件，是一 种SINFET，其特征在于，所述半导体器件包括至少一个第一种导 电类型的IGFET和至少一个向IGFET的漂移区注射少数载流子的 金-半接触；所述IGFET含有第一侧的第一主表面下的重掺杂的第 一种导电类型区作为源区，所述源区除在第一主表面外均被作为源 衬底区的第二种导电类型区所包围、所述源区的一部分和源衬底区 的一部分在第一主表面与第一电极相联，此第一电极为第一种导电 类型的IGFET的源电极，亦称为SINFET的集电极；所述IGFET 在第一侧的第一主表面有紧贴其上的绝缘层，所述绝缘层之上有紧 贴其上的导体构成的栅电极，所述栅电极至少覆盖源区的一部分、 与半导体村底材料相联的第一种导电类型区的一部分、和此两部分之间的源村底区部分；所述SINFET漏区是第二侧的第一主表面下 的第一种导电类型区；所述SINFET通过第二侧的第一主表面下至 少有一个金属区和与衬底材料相联接的第一种导电类型区的半导体 材料所构成的可对漂移区发射少子的金-半接触。
8.如权利要求1或2所迷具有"U"字形漂移区的半导体器件，其特 征在于，是一种具有两种栅电极的辅助关断的IGBT，包括至少一个 第一侧的第一主表面下的重掺杂的第一种导电类型区作为源区的第 一种导电类型的IGFET及至少一个第二侧的第一主表面下的重掺杂 的第二种导电类型区作为源区并有与此源区相联的源电极的第二种 导电类型的IGFET;所述的第一种导电类型的IGFET的漏区是第二侧的第一主表面 下的第一种导电类型区，其漏电极是第二电极；第一种导电类型的 IGFET的源区除在第一主表面外均被作为源衬底区的第二种导电类型 区所包围、所述源区的一部分和源衬底区的一部分在第一主表面与第 一电极相联，此第一电极为第一种导电类型的IGFET的源电极；第 一侧的第一主表面含有紧贴其上的第一绝缘层，第一绝缘层之上^^有 紧贴其上的第一种导电类型的IGFET的第一栅电极，第一栅电极至 少覆盖源区的一部分、与半导体衬底材料相联的第 一种导电类型区的 一部分、和此两部分之间的源衬底区部分；所述第二种导电类型的IGFET的漏区是第二侧的第一主表面下 的重掺杂的第二种导电类型区，漏区的一边有一个重掺杂的第一种导 电类型区，与漏区在第一主表面通过电极相联并从而与第一种导电类 型的半导体衬底相联；第二侧的第 一主表面含有紧贴其上的第二绝缘 层，第二绝缘层之上含有紧贴其上的第二种导电类型的IGFET的第 二栅电极，第二栅电极至少覆盖第二种导电类型的IGFET的源区的 一部分、第二种导电类型的IGFET的漏区的一部分、和此两部分之 间与半导体衬底材料相联的第一种导电类型区部分；从第二种导电类型的IGFET源电极到第一电极的电流是由第二 种导电类型的IGFET源电极到第一电极的之间的电压、第一栅电极 和第一电极之间的电压以及第二栅电极和第二种导电类型的IGFET 源电极之间的电压三者共同控制。
9.如权利要求2所述具有"U"字形漂移区的半导体器件，其特征在 于，所述半导体器件是传输门，包括至少一个第一侧的第一主表面下 的重掺杂的第一种导电类型区作为源区的第一种导电类型的IGFET 及至少一个第二侧的重掺杂的第二种导电类型区作为源区的笫二种导 电类型的IGFET;第一种导电类型的IGFET的漂移区是在第一种导电类型的半导 体衬底材料中，第二种导电类型的IGFET的漂移区是在第二种导电 类型的半导体区中，所迷第二种导电类型的半导体区的一边紧贴沟槽 的内壁，另一边紧贴第一种导电类型的半导体衬底材料；所述第一种导电类型的IGFET的漏区是第二侧的第一主表面下 的第一种导电类型区，而第一种导电类型的IGFET的源区除在第一主表面外均被作为第一种导电类型的IGFET的源衬底区的第二种导 电类型区所包围、此第一种导电类型的IGFET的源区与源衬底区均 有一部分在第一主表面通过电极相联，第一种导电类型的IGFET在 第 一侧的第 一主表面含有紧贴其上的第 一绝缘层，笫 一绝缘层之上含 有紧贴其上的第一种导电类型的IGFET的第一栅电极，第一栅电极 至少覆盖第一种导电类型的IGFET的源区的一部分、与半导体衬底 材料相联的第一种导电类型区的一部分、和此两部分之间的作为源衬 底区的第二种导电类型区的部分；所述第二种导电类型的IGFET的漏区是第一种导电类型的 IGFET的源村底区，而第二种导电类型的IGFET的源区除在第一主 表面外均被作为第二种导电类型的IGFET的源衬底区的第一种导电 类型区所包围、此第二种导电类型的IGFET的源区与源村底区均有 一部分在第一主表面通过电极与其相联；第二种导电类型的IGFET 在第二侧的第一主表面含有紧贴其上的第二绝缘层，第二绝缘层之上 含有紧贴其上的第二种导电类型的IGFET的第二栅电极，第二栅电 极至少覆盖第二种导电类型的IGFET的源区的一部分、与紧贴沟槽 内壁的第二种导电类型的IGFET的漂移区的一部分、和此两部分之 间的源衬底区的部分。如权利要求1所述具有"U"字形漂移区的半导体器件，其特征在 于，所述半导体器件的漂移区，用于制造分立的高压/功率器件或集成 电路中的高压/功率器件，以及形成低压集成电路;当制造低压集成电 路时，在第 一侧的第 一主表面;5L/或第二侧的第 一主表面内形成低压半 导体器件。
全文摘要
本发明提出了一种具有“U”字形样的漂移区的半导体器件，包括第一种导电类型的半导体衬底材料，在衬底材料的第一主表面内形成至少一个沟槽，沟槽内含有绝缘介质，每个沟槽及其周围的半导体形成器件的一个单元，此半导体器件包含至少一个单元，沟槽两侧的半导体中紧贴第一主表面的部分分别为两个器件特征区，第一特征区在第一侧，第二特征区在第二侧；第一特征区在第一主表面下至少有一个第二种导电类型区及/或金属区联有第一电极；第二特征区在第一主表面下至少有一个第一种导电类型区及/或金属区联有第二电极。本发明不仅使半导体器件的工艺变得简单，而且降低了成本。
文档编号H01L29/739GK101110445SQ20071014555
公开日2008年1月23日 申请日期2007年8月28日 优先权日2007年8月28日
发明者陈星弼 申请人:电子科技大学