专利名称：导线架在芯片及芯片在导线架的多芯片堆叠结构的制作方法
技术领域：
本发明涉及集成电路的封装结构及其封装的方法，特别涉及一种结合
LOC (Lead on Chip)及COL (Chip on Lead)技术的多芯片堆叠封装结构。
背景技术：
近年来，半导体的后段制造工艺都在进行三维空间(Three Dimension; 3D)的封装，以期利用最少的面积来达到较高的密度或是存储器的容量等。 为了能达到此目的，现阶段已发展出使用芯片堆叠(chip stacked)的方式来 达成三维空间(Three Dimension; 3D)的封装。
在公知技术中，例如第6744121号美国专利，即披露一种使用导线架 来形成多芯片堆叠的结构，如图1A所示。很明显地，在图IA的封装结 构中，为避免下层芯片的金属导线与上层堆叠芯片的背面接触，故将导线 架作了多次的弯折，通过弯折所形成的高度差来保护下层芯片的金属导 线。然而，经过多次弯折的导线架容易变形，造成后续芯片不易对准。另 外，弯折的导线架会使得封装结构松散，致使无法縮小封装体积。此外， 由于导线架作了多次的弯折，因此每个芯片与导线架的粘着面积不足，容 易在注膜过程中，造成芯片脱离。
另外，在第6838754号美国专利及第6977427号美国专利，也披露一 种使用导线架来形成多芯片堆叠的结构，如图1B及图1C所示，同样的， 在图IB及图1C的实施例中，均可能在上层芯片与下层芯片接合的过程 中，发生上层芯片的背面与下层芯片上的金属导线接触而造成短路或金属 导线剥落等问题。
发明内容
有鉴于背景技术中所述的芯片堆叠方式的缺点及问题，本发明提供一 种使用以粘着层来间隔芯片间的堆叠方式，来将多个尺寸相近似的芯片堆 叠成一种三维空间的封装结构。
本发明的主要目的在提供一种简单的芯片堆叠封装结构，可以縮小封 装体积并可增加产品良率。
据此，本发明为一种多芯片堆叠的封装结构，包括导线架、第一芯片 与第二芯片。导线架，由多个内引脚与多个外引脚所构成，该内引脚包括 有多个平行的第一内引脚群与平行的第二内引脚群，且该第一内引脚群与 该第二内引脚群的末端以一间隔相对排列。第一芯片，该第一芯片的主动 面的接近中央区域设置有多个金属焊垫，并通过第一粘着层固接于该第一
内引脚群与该第二内引脚群的下表面，且暴露出该多个金属焊垫；第二芯 片，于该第二芯片的背面形成第二粘着层，并通过该第二粘着层固接于该 第一内引脚群与第二内引脚群的上表面。其中该第一芯片及该第二芯片通 过多条金属导线与该导线架的该第一内引脚群与该第二内引脚群电连接， 并通过该第二粘着层的厚度形成一空间，而该空间使连接该第一芯片与该 第一内引脚群与该第二内引脚群的金属导线不接触该第二芯片的背面。
本发明接着提供一种多芯片堆叠的封装方法，包括提供导线架，由 多个内引脚与多个外引脚所构成，该内引脚包括有多个平行的第一内引脚 群与平行的第二内引脚群，且该第一内引脚群与该第二内引脚群的末端以 一间隔相对排列；形成第一粘着层于该导线架的该第一内引脚群与该第二 内引脚群的背面；固接第一芯片于该导线架的该第一内引脚群与该第二内 引脚群的背面，并使位于该第一芯片的主动面中央区域上的金属焊垫暴 露；执行第一次金属导线连接制造工艺，将该第一芯片与该导线架的内引 脚形成电连接；提供第二芯片，并于该第二芯片的背面形成第二粘着层； 固接该第二芯片于该导线架的该第一内引脚群与该第二内引脚群的正面，
通过该第二粘着层所形成一空间，以使连接该第一芯片与该第一内引脚群 与该第二内引脚群的金属导线不接触该第二芯片的背面；执行第二次金属
导线连接制造工艺，将该第二芯片与该导线架的内引脚形成电连接；执行
封胶制造工艺，将该第一芯片及该第二芯片以及该导线架的该第一内引脚 群与该第二内引脚群包覆。
图1A为公知多芯片堆叠封装的剖视图； 图1B为另一公知多芯片堆叠封装的剖视图； 图1C为再一公知多芯片堆叠封装的剖视图； 图2为依据本发明的一多芯片堆叠封装结构的剖视图； 图3为依据本发明的另一多芯片堆叠封装结构的剖视图； 图4为依据本发明的再一多芯片堆叠封装结构的剖视图； 图5为依据本发明的另一多芯片堆叠封装结构的剖视图； 图6为依据本发明的一多芯片堆叠封装结构的方法流程图；及 图7为依据本发明的另一多芯片堆叠封装结构的方法流程图。 主要元件标记说明
20封装结构21导线架
211内引脚212外引脚
2111第一内引脚群2112第二内引脚群
22第一芯片221中央区域
222金属焊垫223粘着层
224金属导线23心片
230绝缘层233粘着层
234金属导线238球状间隔物
具体实施例方式
本发明在此所探讨的方向为一种使用芯片堆叠的方式，来将多个尺寸 相近似的芯片堆叠成一种三维空间的封装结构。为了能彻底地了解本发 明，将在下列的描述中提出详尽的封装步骤及其封装结构。显然地，本发 明的施行并未限定芯片堆叠的方式的技术人员所熟习的特殊细节。另一方 面，众所周知的芯片形成方式以及芯片薄化等后段制造工艺的详细步骤并 未描述于细节中，以避免造成本发明不必要的限制。然而，对于本发明的 较佳实施例，则会详细描述如下，然而除了这些详细描述之外，本发明还 可以广泛地施行在其他的实施例中，且本发明的范围不受限定，其以权利 要求为准。
在现代的半导体封装制造工艺中，均是将一个已经完成前段制造工艺
(Front End Process)的晶片(wafer)先进行薄化处理(Thinning Process),将芯 片的厚度研磨至2~20 mil之间；然后，再选择性地涂布(coating)或网印 (printing)—层高分子(polymer)材料于芯片的背面，此高分子材料可以是一 种树脂(resin)，特别是一种B-Stage树脂。再通过一个烘烤或是照光制造 工艺，使得高分子材料呈现一种具有粘稠度的半固化胶；再接着，将一个 可以移除的胶带(tape)贴附于半固化状的高分子材料上；然后，进行晶片 的切割(sawing process),使晶片成为一颗颗的芯片(die);最后，就可将一 颗颗的芯片与基板连接并且将芯片形成堆叠芯片结构。
首先，请参照图2，为本发明一具体实施例的多芯片堆叠封装剖视图。 如图2所示，多芯片堆叠封装结构20由导线架21、芯片22、芯片23与 多条金属导线224、 234所组成。导线架21，由多个内引脚211与多个外 引脚212所构成，而内引脚211包括有多个平行的内引脚群2111与平行 的内引脚群2112，且内引脚群2111与内引脚群2112的末端以一间隔相对 排列。
芯片22的主动面的接近中央区域附近221设置有多个金属焊垫222， 并通过粘着层223固接于内引脚群2111与内引脚群2112的下表面，且暴 露出该多个金属焊垫222，形成Lead on Chip (LOC)的结构。粘着层223
可以预先贴附于导线架的内引脚群2111与内引脚群2112的下表面或是先 将粘着层223贴附于芯片22的主动面上并暴露出多个金属焊垫222，本发 明并不加以限制。此外，本发明的粘着层223的目的在与导线架或是芯片 形成接合，因此，只要是具有此功能的粘着材料，均为本发明的实施方式， 例如胶膜(die attached film)。接着，使用打线制造工艺(wire bonding)， 以多条金属导线224将芯片22上的焊垫222与内引脚群2111与内引脚群 2112的上表面电连接。
再接着，在芯片23的背面形成粘着层233，因此粘着层233可以是整 个贴附在芯片23的下表面，其也可以选择将粘着层233分别贴附在芯片 23的两侧边附近；然后，通过粘着层233将芯片23固接于内引脚群2111 及内引脚群2112的上表面。当粘着层233贴附在在芯片23的两侧边附近 时，如图2所示，可通过粘着层233的厚度形成的空间，使连接于内引脚 群2111与内引脚群2112上的金属导线224不会接触到芯片23的背面。 而当粘着层233是整个贴附在芯片23的下表面时，则可以使得金属导线 224被粘着层233所覆盖。因此，粘着层233可以是一种层高分子(polymer) 材料，而此高分子材料则可以是一种树脂(resin)，特别是一种B-Stage树 脂，或粘着层23是一种胶膜。
在此要强调的是，粘着层233的厚度大于粘着层223，例如粘着层233 的厚度可介于50 200mil，其目的在保护金属导线224，以避免芯片23与 内引脚211贴合时，造成芯片23的下表面与金属导线224接触，而造成 短路或使金属导线224断裂。由于，芯片23的背面可以选择性地设置绝 缘层230，因此，当芯片23的背面设置有绝缘层230时，即可进一步的保 护金属导线224。再接着，进行另一次的打线制造工艺，以多条金属导线 234将芯片23上的多个焊垫236与导线架21的内引脚群2111与内引脚群 2112电连接，其中，金属导线的材料可以是铜或金。最后，再以一个注模 制造工艺(molding)所形成的封胶体24将芯片22芯片23以及导线架21 的内引脚包覆，以完成封装。
请继续参照图3，为本发明的多芯片堆叠封装另一具体实施例的剖视 图。很明显地，图3与图2的结构完全相同，其差异在图3的粘着层233
中，再进一步混合加入多个间隔物238，通过此间隔物238的高度来更确 保芯片23的下表面与不会与金属导线224接触，其中间隔物238可以是 一种近似球状物(ball spacer)，而此近似球状物可以选择具有弹性的高 分子材料，例如树脂。由于，图3与图2的结构完全相同，故形成本实施 例的详细过程不再赘述。
接着，请再参照图4，为本发明的多芯片堆叠封装的再一具体实施例 的剖视图。很明显地，图4与图2的结构完全相同，其差异在导线架21 的内引脚群2111与内引脚群2112上形成下置(down set)的结构，如图 4所示。内引脚群2111与内引脚群2112可通过冲压(stamp)制造工艺形 成下置段2113及2114，使得内引脚群2111与内引脚群2112与内引脚211 之间形成一个高度差。因此，当芯片22及芯片23与内引脚群2111与内 引脚群2112固接后，可以再降低整个封装体的高度。同样的，也可以在 图4中的粘着层233中，也混合加入多个间隔物238，如图5所示，通过 此间隔物238的高度来更确保芯片23的下表面与不会与金属导线224接 触，其中间隔物238可以是一种近似球状物(ball spacer)，而此近似球 状物可以选择具有弹性的高分子材料，例如树脂。由于，图4与图5是图 2与图3的主要结构相同，其差异处己经于上述过程中说明，故形成本实 施例(图4与图5)的详细过程不再赘述。
请参照图6显示为第一种多芯片堆叠封装方法步骤流程图。首先，在 步骤61中，提供导线架21，由多个内引脚211与多个外引脚212所构成， 内引脚211包括有多个平行的内引脚群2111与平行的内引脚群2112，且 内引脚群2111与内引脚群2112的末端以一间隔相对排列，同时，粘着层 223已形成于内引脚群2111与内引脚群2112的背面上。接着，将芯片22 的主动面与导线架21的内引脚群2111与内引脚群2112的背面固接，并 使位于芯片22的主动面中央区域上的金属焊垫222暴露，如步骤62所示。 再接着，如步骤63所示，执行第一次金属导线连接制造工艺，将芯片22 上的金属焊垫222与导线架的内引脚211形成电连接。然后，如步骤64 所示，提供另一芯片23，并于芯片23的背面涂布另一粘着层233，此粘 着层233的厚度需大于粘着层223;此外，粘着层233可以是整个贴附在
芯片23的下表面，其也可以选择将粘着层233分别贴附在芯片23的两侧 边附近。然后，将芯片23与导线架21的内引脚群2111及内引脚群2112 的正面接合，因此当粘着层233是分别贴附在芯片23的两侧边附近时， 则可通过粘着层233所形成的空间，以使连接芯片22与内引脚群2111与 内引脚群2112的金属导线234不会接触到芯片23的背面。若当粘着层233 是整个贴附在芯片23的下表面时，则可以使得金属导线224被粘着层233 所覆盖，如步骤65所示。再接着，进行第二次金属导线的连接制造工艺， 其同样是以打线制造工艺来执行，通过多条金属导线234将芯片23上的 多个金属焊垫236与导线架21的内引脚211形成电连接，如步骤66所示。 最后，如步骤67所示，执行封胶制造工艺，将芯片22、芯片23以及导线 架21的内引脚211包覆，以完成堆叠封装。
在上述过程中，可以在步骤64的粘着层233中，再选择性地混合多 个间隔物238于其中，例如一种近似球状物的间隔物。因此，即使当粘着 层233是整个贴附在芯片23的下表面时，也可以确保被覆盖的金属导线 224不会与芯片23的背面接触。此外，芯片23的背面可以选择性地设置 绝缘层230,因此，当芯片23的背面设置有绝缘层230时，即可进一步的 保护金属导线224。
接着，请参照图7，为本发明的多芯片堆叠封装方法的另一实施例的 流程图。首先，在导线架21的内引脚211的正面以及背面均各自贴附一 粘着层，此粘着层233可以是整个贴附在内引脚群2111及内引脚群2112 的上表面，其也可以选择将粘着层233分别贴附在内引脚群2111及内引 脚群2112的上表面的两侧边附近，其中贴附于内引脚211的正面的粘着 层233的厚度大于贴附于内引脚211的背面的粘着层223，如步骤71所示。 接着，如步骤72所示，将芯片22的主动面与导线架21的内引脚群2111 与内引脚群2112的背面固接，并使位于芯片22的主动面中央区域上的金 属焊垫222暴露。再接着，如步骤73所示，执行第一次金属导线连接制 造工艺，将芯片22与导线架21的内引脚211形成电连接。然后，将另一 芯片23的背面通过粘着层233固接于导线架21的内引脚群2111与内引 脚群2112的正面。然后，通过粘着层233将芯片23固接于内引脚群2111
及内引脚群2112的上表面。当粘着层233贴附在内引脚群2111与内引脚 群2112的两侧边附近时，可通过粘着层233的厚度形成的空间，使连接 于内引脚群2111与内引脚群2112上的金属导线224不会接触到芯片23 的背面。而当粘着层233是整个贴附在内引脚群2111与内引脚群2112的 上表面时，则可以使得金属导线224被粘着层233所覆盖，如步骤74所 示。然后，如步骤75所示，执行第二次金属导线连接制造工艺，将芯片 23与导线架21的内引脚211形成电连接。最后如步骤76所示，执行封胶 制造工艺，将芯片22及芯片23以及导线架21的内引脚群2111与内引脚 群2112包覆。
在上述过程中，可以在步骤71的粘着层233中，再选择性地混合多 个间隔物238于其中，例如一种近似球状物的间隔物。因此，即使当粘着 层233是整个贴附在内引脚群2111与内引脚群2112的上表面时，也可以 确保被覆盖的金属导线224不会与芯片23的背面接触。此外，芯片23的 背面可以选择性地设置绝缘层230，因此，当芯片23的背面设置有绝缘层 230时，即可进一步的保护金属导线224。
显然地，依照上面实施例中的描述，本发明可能有许多的修正与差异。 因此需要在其附加的权利要求项的范围内加以理解，除了上述详细的描述 外，本发明还可以广泛地在其他的实施例中施行。上述仅为本发明的较佳 实施例而已，并非用以限定本发明的权利要求；例如，本发明不限于具有 两个堆叠式芯片的封装，而是可以应用至多个堆叠式芯片的封装，即本发 明可应用于所有导线焊接的封装型式。此外，芯片大小与步骤中的尺寸可 加以变化以符合封装设计的要求。因此，应了解本发明不限于特定具体实 施例，凡其它未脱离本发明所揭示的精神下所完成的等效变更或改进，均 应包含权利要求中。
权利要求
1. 一种多芯片堆叠的封装结构，包括导线架，由多个内引脚与多个外引脚所构成，该内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且该第一内引脚群与该第二内引脚群的末端以一间隔相对排列；第一芯片，该第一芯片的主动面的接近中央区域设置有多个金属焊垫，并通过第一粘着层固接于该第一内引脚群与该第二内引脚群的下表面，且暴露出该多个金属焊垫；第二芯片，该第二芯片的主动面的接近中央区域设置有多个金属焊垫，并通过第二粘着层固接于该第一内引脚群与第二内引脚群的上表面；以及多条金属导线，用以将该第一芯片及该第二芯片电连接至该导线架的该第一内引脚群与该第二内引脚群；其中，该第二粘着层的厚度大于该第一粘着层的厚度，并通过该第二粘着层的厚度形成空间，而该空间使连接该第一芯片与该第一内引脚群与该第二内引脚群的金属导线不接触该第二芯片的背面。
2. 根据权利要求1所述的封装结构，其特征是该第二粘着层由下列群 组中选出胶膜材料或B-Stage材料。
3. 根据权利要求2所述的封装结构，其特征是该胶膜材料中混合有多 个间隔物。
4. 根据权利要求1所述的封装结构，其特征是该第二粘着层的厚度大 于该金属导线高度
5. —种多芯片堆叠的封装结构，包括导线架，由多个内引脚与多个外引脚所构成，该内引脚包括有多个平 行的第一内引脚群与平行的第二内引脚群，且该第一内引脚群与该第二内 引脚群的末端以一间隔相对排列，且该多个内引脚具有高度差；第一芯片，该第一芯片的主动面的接近中央区域设置有多个金属焊 垫，并通过第一粘着层固接于该第一内引脚群与该第二内引脚群的下表面，且暴露出该多个金属焊垫；第二芯片，该第二芯片的主动面的接近中央区域设置有多个金属焊 垫，并通过第二粘着层固接于该第一内引脚群与第二内引脚群的上表面； 以及多条金属导线，用以将该第一芯片及该第二芯片电连接至该导线架的 该第一内引脚群与该第二内引脚群；其中，该第二粘着层的厚度大于该第一粘着层的厚度，并通过该第二 粘着层的厚度形成一空间，而该空间使连接该第一芯片与该第一内引脚群 与该第二内引脚群的金属导线不接触该第二芯片的背面。
6. —种多芯片堆叠的封装方法，包括提供导线架，由多个内引脚与多个外引脚所构成，该内引脚包括有多 个平行的第一内引脚群与平行的第二内引脚群，且该第一内引脚群与该第 二内引脚群的末端以 一 间隔相对排列；形成第一粘着层于该导线架的该第一内引脚群与该第二内引脚群的 背面；固接第一芯片于该导线架的该第一内引脚群与该第二内引脚群的背 面，并使位于该第一芯片的主动面中央区域上的金属焊垫暴露；执行第一次金属导线连接制造工艺，将该第一芯片与该导线架的内引 脚形成电连接；提供第二芯片，并于该第二芯片的背面形成第二粘着层，其中该第二 粘着层的厚度大于该第一粘着层的厚度；固接该第二芯片于该导线架的该第一内引脚群与该第二内引脚群的 正面，通过该第二粘着层所形成一空间，以使连接该第一芯片与该第一内 引脚群与该第二内引脚群的金属导线不接触该第二芯片的背面；执行第二次金属导线连接制造工艺，将该第二芯片与该导线架的内引 脚形成电连接；执行封胶制造工艺，将该第一芯片及该第二芯片以及该导线架的该第 一内引脚群与该第二内引脚群包覆。
7. 根据权利要求6所述的封装方法，其特征是该第二粘着层中混合有 多个球状间隔物。
8. 根据权利要求6所述的封装方法，其特征是该第二粘着层的厚度大 于该该金属导线高度。
9. 根据权利要求6所述的封装方法，其特征是该且导线架的该多个内 引脚具有高度差。
10. —种多芯片堆叠的封装方法，包括提供导线架，由多个内引脚与多个外引脚所构成，该内引脚包括有多 个平行的第一内引脚群与平行的第二内引脚群，且该第一内引脚群与该第 二内引脚群的末端以 一 间隔相对排列；形成第一粘着层于该导线架的该第一内引脚群与该第二内引脚群的 背面；形成第二粘着层于该导线架的该第一内引脚群与该第二内引脚群的 正面，其中该第二粘着层的厚度大于该第一粘着层的厚度；固接第一芯片于该导线架的该第一内引脚群与该第二内引脚群的背 面，并使位于该第一芯片的主动面中央区域上的金属焊垫暴露；执行第一次金属导线连接制造工艺，将该第一芯片与该导线架的内引 脚形成电连接；固接第二芯片于该导线架的该第一内引脚群与该第二内引脚群的正面，通过该第二粘着层所形成一空间，以使连接该第一芯片与该第一内引 脚群与该第二内引脚群的金属导线不接触该第二芯片的背面；执行第二次金属导线连接制造工艺，将该第二芯片与该导线架的内引 脚形成电连接；执行封胶制造工艺，将该第一芯片及该第二芯片以及该导线架的该第 一内引脚群与该第二内引脚群包覆。
全文摘要
一种多芯片堆叠的封装结构，包括导线架、第一芯片与第二芯片。导线架，由多个内引脚与多个外引脚所构成，内引脚包括有多个平行的第一内引脚群与平行的第二内引脚群，且第一内引脚群与该第二内引脚群的末端以一个间隔相对排列。第一芯片的主动面的接近中央区域设置有多个金属焊垫，并通过第一粘着层固接于第一内引脚群与第二内引脚群的下表面，且暴露出多个金属焊垫；在第二芯片的背面形成第二粘着层，并通过第二粘着层固接于第一内引脚群与第二内引脚群的上表面，通过第二粘着层的厚度形成的空间使连接第一芯片的金属导线不接触第二芯片的背面。
文档编号H01L21/60GK101388380SQ20071014548
公开日2009年3月18日 申请日期2007年9月14日 优先权日2007年9月14日
发明者周世文, 林俊宏, 潘玉堂 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司