专利名称：半导体封装基板结构的制作方法
技术领域：
本发明涉及一种半导体封装基板结构，尤指一种在电路板表面的 电性连接垫上形成与外界作电性连接的导电元件的结构。
背景技术：
在现行覆晶(Flip Chip)技术中，于集成电路(IC)的半导体芯片的 主动面上具有电极垫，而有机电路板亦具有相对应该电极垫的电性连 接垫，于该半导体芯片的电极垫与电路板的电性连接垫之间形成有焊 锡结构或其它导电黏着材料，该焊锡结构或导电黏着材料提供该半导 体芯片以及电路板之间的电性连接以及机械性的连接。
如图1所示，覆晶技术是将多个金属凸块11形成于一半导体芯片 12的电极垫121上，以及多个由焊料所制成的预焊锡结构13形成于一 电路板14的电性连接垫141上，将该半导体芯片12的金属凸块11以 覆晶方式对应于电路板14的预焊锡结构13，并在足以使该预焊锡结构 13熔融的回焊温度条件下，将预焊锡结构13回焊至相对应的金属凸块 11，使该半导体芯片12电性连接该电路板14。
请参阅图2A至图2D，为现有于电路板上预先形成焊锡结构的制法 剖视示意图。
如图2A所示，提供一表面具有电性连接垫201的电路板20。 如图2B所示，于该电路板20表面形成有一系如防焊层的绝缘保 护层21，并经曝光显影制程以露出该电性连接垫201。
如图2C所示，接着，于该电路板20表面的电性连接垫201形成 有一接着层22，再以电镀或印刷的方式形成预焊锡23。但是，覆晶技 术仍存在若干问题，例如芯片尺寸级封装用的覆晶基板(Flip-Chip Chip Scale Package, FCCSP)，该覆晶基板的厚度十分薄小，因此容 易产生板翘，且长条状的电路板表面具有多个基板单元，易造成表面 形成预焊锡的制程复杂、良率低且生产周期(Cycle time)长等问题；
此外该电性连接垫201表面的预焊锡23高度并非全部皆在同一水平高
度，部分的预焊锡23'高度低于或高于正常的预焊锡23，而在该导电 元件23、 23'之间有一高度差e。
如图2D所示，为解决该电路板20表面的导电元件23高度不平整 的问题，接着进行整平(coining)制程，通过挤压方式以求该些预焊锡 23的高度有较佳的平整性，但整平制程无法将该电路板20表面的所有 导电元件23全部一次整平，而必须局部逐步进行整平，如此虽可解决 局部平整度的问题，却耗费工时及成本。
请参阅图3，为半导体芯片31以覆晶电性连接于该电路板32的示 意图，该电路板32表面具有电性连接垫321，且于该电路板32表面形 成有一绝缘保护层33，而该绝缘保护层33形成有开孔330以露出该电 性连接垫321部分表面，且该电性连接垫321表面形成有接着层322， 但是其高度仍低于该绝缘保护层33表面；而该半导体芯片31具有电 极垫311，于该电极垫311表面形成有一金属凸块34，使该半导体芯 片31的金属凸块34与电路板32的电性连接垫321相对应，并进行回 焊制程使该金属凸块34电性连接在该电路板32的电性连接垫321表 面。
但是，该绝缘保护层33的高度并非完全平整，部分的高度会高于 或低于平均高度，使不同区域的绝缘保护层33表面之间产生一高度差 e'，于绝缘保护层33形成有开孔330，以显露出电性连接垫321，将 该半导体芯片31的金属凸块34与该电性连接垫321连接，而容易产 生偏移或电性连接不良的情况；尤其是非绝缘保护层定义(Non Solder Mask Defined, NSMD，即该焊垫未为绝缘保护层所覆盖)产品更严重。
因此，如何提出一种半导体封装基板电性连接结构及制法，避免 现有技术中导电元件高度不平整，以及该绝缘保护层的高度不平均， 导致该半导体芯片与封装基板之间产生偏移及电性连接不良的缺陷， 实已成为目前业界亟待克服的问题。
发明内容
鉴于上述现有技术的缺陷，本发明的主要目的在于提供一种半导 体封装基板结构，得形成平整的导电柱，以免除预焊锡不平整而影响
后续封装制程的可靠度。
本发明的又一目的在于提供一种半导体封装基板结构，通过形成 导电柱且该导电柱高度高于绝缘保护层，以易与芯片端的凸块作电性 连接。
为达到上述及其它目的，本发明提出一种半导体封装基板结构， 包括电路板，于该电路板的至少一表面具有多个第一电性连接垫； 导电柱，形成于该第一电性连接垫表面；以及绝缘保护层，形成于该 电路板表面，并形成有开孔以完全露出该导电柱，且该导电柱凸出该 绝缘保护层表面。
复包括一导电层形成于该电路板与第一 电性连接垫之间，该导电 层的材料可选自铜、锡、镍、铬、钛及铜-铬合金所组成群组的其中一 者，或该导电层的材料为导电高分子，该导电层最佳为铜箔或无电电 镀铜。
该电路板表面复包括有线路及第二电性连接垫，于该电路板与线 路之间，该电路板与第一电性连接垫之间，以及该电路板与第二电性 连接垫之间具有一导电层。
该第一电性连接垫为焊垫(solder pad),且该第一电性连接垫表 面具有该导电柱，而该第二电性连接垫为打线垫(wire bounding pad)， 且低于该绝缘保护层表面，于该导电柱表面及第二电性连接垫表面具 有一接着层，用以避免该导电柱及第二电性连接垫表面产生氧化现象， 并加强与其它元件导接的质量；或直接于该导电柱表面形成有一导电 元件。
该绝缘保护层的材料为感旋光性介电材料如防焊层(solder mask)，该感旋光性介电材料为液态及干膜的其中一者，该液态的感 旋光性介电材料是以印刷或非印刷方式形成于该电路板表面，其中该 非印刷方式可为滚压涂布法(roller coating)、涟滴式的喷雾披覆 (spray coating)、浸浴涂布(dipping coating)或旋转式涂布(spin coating)的其中一者，而该干膜的感旋光性介电材料是以贴合法形成 于该电路板表面；且该绝缘保护层复包括形成有另一开孔以露出该第 二电性连接垫。
前述半导体封装基板结构的制法，包括提供一电路板；于该电
路板表面电镀形成有多个第一电性连接垫及线路；于该第一电性连接
垫表面电镀形成有导电柱；以及于该电路板表面及导电柱表面形成有 一绝缘保护层，该绝缘保护层形成有开孔以完全露出该导电柱，并使 该导电柱凸出于该绝缘保护层表面。
该电路板表面复包括形成有线路及第二电性连接垫；该电路板表 面形成第一、第二电性连接垫及线路的制法，包括于该电路板的至 少一表面形成有一导电层；于该导电层表面形成有一第一阻层，且该 第一阻层形成有开口以露出部分的导电层；以及于该第一阻层开口中 的导电层表面形成有该第一、第二电性连接垫及线路。
该第一电性连接垫表面形成该导电柱的制法，包括于该第一阻 层、第一电性连接垫及线路表面形成有一第二阻层，该第二阻层形成 有开口以露出该第一电性连接垫表面；于该第一电性连接垫表面电镀 形成有导电柱；以及移除该第一、第二阻层及导电层；其中该第二阻 层开口显露该第一电性连接垫全部上表面或部分上表面，使导电柱外 径相等或小于该第一 电性连接垫。
该第一电性连接垫为焊垫(solder pad)，且该第一电性连接垫表 面具有该导电柱，而该第二电性连接垫为打线垫(wire bounding pad)， 且低于该绝缘保护层表面，于该导电柱表面及第二电性连接垫表面形 成一接着层，用以避免该导电柱及第二电性连接垫表面产生氧化现象， 并加强与其它元件导接的质量；或直接于该导电柱表面形成一导电元 件。
该绝缘保护层的材料为感旋光性介电材料如防焊层(solder mask)，该感旋光性介电材料为液态及干膜的其中一者，该液态的感 旋光性介电材料是以印刷或非印刷方式形成于该电路板表面，其中该 非印刷方式可为滚压涂布法(roller coating)、涟滴式的喷雾披覆 (spray coating)、浸浴涂布(dipping coating)或旋转式涂布(spin coating)的其中一者，而该干膜的感旋光性介电材料是以贴合法形成 于该电路板表面；且该绝缘保护层复包括形成有另一开孔以露出该第 二电性连接垫。
综上所述，本发明的半导体封装基板结构，是于该电路板表面先 形成一导电层，通过该导电层以电镀形成该电性连接垫及导电柱，于
移除该导电层后再形成一绝缘保护层于该电路板表面及导电柱表面， 由于该导电柱高于该电路板表面，从而于该绝缘保护层经图案化制程
后，使该导电柱完全露出，而为非绝缘保护层定义(Non-Solder Mask Defined, NSMD)焊垫，并使该导电柱凸出于该绝缘保护层表面，而易 与芯片端的凸块作电性连接，并确保后续封装制程的质量及可靠度。
图1为现有覆晶结构的剖面示意图2A至图2D为现有技术于该电路板上预先形成焊锡结构的制法 剖视示意图3为现有半导体芯片以覆晶电性连接于电路板的示意图4A至图41为本发明的半导体封装基板结构的制法第一实施例
的剖视示意图4I'为图4I的另一实施例的剖视示意图5A至图51为本发明的半导体封装基板结构的制法第二实施例 的制法剖视示意图5I'为图51的另一实施例的剖视示意图6A至图61为本发明的半导体封装基板结构的制法第三实施例 的制法剖视示意图；以及
图7A至图71为本发明的半导体封装基板结构的制法第四实施例 的制法剖视示意图。 主要元件符号说明
11、 34 金属凸块
12、 31 半导体芯片 121、 311 电极垫
13 预焊锡结构 14、 20、 32、 40 电路板 141、 201、 321 电性连接垫
21、 33、 46绝缘保护层
22、 48 接着层
23、 23' 预焊锡
49导电元件
420、 440开口
330、 460开孔
41导电层
42第一阻层
43a第一电性连接垫
43b线路
43c第二电性连接垫
44第二阻层
45导电柱
6、 6，咼度差
具体实施例方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人 员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。 第一实施例
请参阅图4A至图41'，是显示本发明半导体封装基板结构第一实 施例制法的剖面示意图。
如图4A所示，首先提供一电路板40，于该电路板40的表面形成 有一导电层41，该导电层41的材料可选自铜、锡、镍、铬、钛及铜-铬合金所组成群组的其中一者，或该导电层41的材料为导电高分子， 该导电层最佳为铜箔或无电电镀铜。
如图4B所示，于该导电层41表面形成有一为干膜或液态光阻的 第一阻层42，且该第一阻层42形成有开口 420以露出部分的导电层 41。
如图4C所示，通过该导电层41作为电镀的电流传导路径，以于 该第一阻层开口 420中的导电层41表面形成有至少一第一电性连接垫 43a及线路43b，其中该第一电性连接垫43a可于后续制程中作为焊垫 (solder pad)。
如图4D所示，于该第一阻层42、第一电性连接垫43a及线路43b 表面形成有一为干膜或液态光阻的第二阻层44，且该第二阻层44形成
有开口 440以露出该第一电性连接垫43a，其中该第二阻层开口 440 显露该第一电性连接垫43a全部上表面。
如图4E所示，通过该导电层41作为电镀的电流传导路径，以于 该第二阻层开口 440中的第一电性连接垫43a表面电镀形成一导电柱 45。
如图4F所示，以剥膜(Strip)及蚀刻等方式将该第二阻层44、第 一阻层42及其所覆盖的导电层41移除，使该导电柱45完全露出；由 于移除该第一阻层42、第二阻层44及导电层41的制程是属于现有技 术，故于此不再为文赘述。
如图4G所示，接着，于该电路板40表面及导电柱45表面形成有 一绝缘保护层46;该绝缘保护层46的材料为感旋光性介电材料如防焊 层(solder mask)，该感旋光性介电材料为液态及干膜的其中一者，
该液态的感旋光性介电材料是以印刷或非印刷方式形成于该电路板40 表面，其中该非印刷方式可为滚压涂布法(roller coating)、涟滴式 的喷雾披覆(spray coating)、浸浴涂布(dipping coating)或旋转式 涂布(spin coating)的其中一者，而该干膜的感旋光性介电材料是以 贴合法形成于该电路板40表面。
如图4H所示，然后该绝缘保护层46进行曝光显影以形成开孔460， 并完全露出该导电柱45，而为非防焊层定义(Non-Solder Mask Defined, NSMD)焊垫，当移除该导电柱45表面的绝缘保护层46后， 该导电柱45即高出该绝缘保护层46表面，使该导电柱45凸出该绝缘 保护层46表面，其中该导电柱45的外径相等于该第一电性连接垫43a。
如图4I所示，于该导电柱45表面形成有一接着层48，该接着层 48的材料为化学沉积的镍/金(Ni/Au)、化学沉积的锡(Sn)、化学沉积 的镍/钯/金(Ni/Pd/Au)、电镀的镍/金(M/Au)、电镀的锡(Sn)、电镀 的锡/铅(Sn/Pb)、有机保焊层(OSP)及直接浸金(DIG)的其中一者。
如图4I'所示，亦可直接于该导电柱45表面以电镀及印刷其中一 者形成有一导电元件49，以供电性连接其它电子装置；该导电元件49 为焊料凸块(Solder Bump)，其中该焊料凸块的材料为锡(Sn)、锡-银 (Sn-Ag)、锡-银-铜(Sn-Ag-Cu)、锡-铅(Sn-Pb)及锡-铜(Sn-Cu)的其中 一者。
本发明的半导体封装基板结构，包括电路板40，于该电路板40
的至少一表面具有多个第一电性连接垫43a;导电柱45，形成于该第 一电性连接垫43a表面；以及绝缘保护层46，形成于该电路板40表面， 并形成有开孔460以完全露出该导电柱45，且该导电柱45凸出该绝缘 保护层46表面，其中该导电柱45的外径相等于该第一电性连接垫43a。
该电路板40表面复包括有线路43b，且复包括一导电层41形成于 该电路板40与第一电性连接垫43a、线路43b之间，该导电层41的材 料可选自铜、锡、镍、络、钛及铜-铬合金合金所组成群组的其中一者， 或该导电层41的材料为导电高分子；于该导电柱45表面具有一接着 层48，该接着层48的材料为化学沉积的镍/金(Ni/Au)、化学沉积的锡 (Sn)、化学沉积的镍/钯/金(Ni/Pd/Au)、电镀的镍/金(Ni/Au)、电镀 的锡(Sn)、电镀的锡/铅(Sn/Pb)、有机保焊层(OSP)及直接浸金(DIG) 的其中一者；或于该导电柱45表面具有一导电元件49，该导电元件 49为焊料凸块(Solder Bump);其中该焊料凸块的材料为锡(Sn)、锡-银(Sn-Ag)、锡-银-铜(Sn-Ag-Cu)、锡-铅(Sn-Pb)或锡-铜(Sn-Cu)。
第二实施例
请参阅图5A至图51'，是显示本发明半导体封装基板结构第二实 施例制法的剖面示意图。
本实施例图5A至图5I'的制程歩骤及结构，其中的图5A至图5C 是与第一实施例的图4A至图4C所示的制法相同；但是如图5D以后所 示者不相同，是于该第一阻层42、第一电性连接垫43a及线路43b表 面形成有一为干膜或液态光阻的第二阻层44，且该第二阻层44形成有 开口 440以露出该第一电性连接垫43a，其中该第二阻层开口 440显露 出第一电性连接垫43a部分上表面；如图5E至图5G所示，是于该第 二阻层开口 440中电镀形成该导电柱45，即可形成如第5H、图51及 图51'所示的导电柱45外径小于该第一电性连接垫43a的结构。
第三实施例
请参阅图6A至图61，是显示本发明半导体封装基板结构第三实施 例制法的剖面示意图；与该第一及第二实施例的不同处在于该电路板 表面具有第一、第二电性连接垫及线路。
如图6A所示，首先提供一电路板40，于该电路板40的表面形成
有一导电层41。
如图6B所示，于该导电层41表面形成有一第一阻层42，且该第 一阻层42形成有开口 420以露出部分的导电层41。
如图6C所示，通过该导电层41作为电镀的电流传导路径，以于 该第一阻层开口 420中的导电层41表面形成有至少一第一电性连接垫 43a、线路43b及第二电性连接垫43c，其中该第一电性连接垫43a可 于后续制程中作为焊垫(solder pad)，而该第二电性连接垫43c则可 作为打线垫(wire bounding pad)。
如图6D所示，于该第一阻层42、导电层41、第一电性连接垫43a、 线路43b及第二电性连接垫43c表面形成有一第二阻层44，且该第二 阻层44形成有开口 440仅露出该第一电性连接垫43a，其中该第二阻 层开口 440显露出第一电性连接垫43a全部上表面。
如图6E所示，通过该导电层41作为电镀的电流传导路径，以于 该第二阻层开口 440中的第一电性连接垫43a表面电镀形成一导电柱 45。
如图6F所示，以剥膜(Strip)及蚀刻等方式将该第二阻层44、第 一阻层42及其所覆盖的导电层41移除，使该导电柱45、线路43b及 第二电性连接垫43c完全露出。
如图6G所示，接着，于该电路板40表面、导电柱45及第二电性 连接垫43c表面形成有一绝缘保护层46;该绝缘保护层46的材料为感 旋光性介电材料如防焊层(solder mask)，该感旋光性介电材料为液 态及干膜的其中一者，该液态的感旋光性介电材料是以印刷或非印刷 方式形成于该电路板40表面，其中该非印刷方式可为滚压涂布法 (roller coating)、涟滴式的喷雾披覆(spray coating)、浸浴涂布 (dipping coating)或旋转式涂布(spin coating)的其中一者，而该干 膜的感旋光性介电材料是以贴合法形成于该电路板40表面。
如图6H所示，然后该绝缘保护层46进行曝光显影以形成开孔460， 并完全露出该导电柱45，以及露出该第二电性连接垫43c，当移除该 导电柱45表面的绝缘保护层46后，该导电柱45即高出该绝缘保护层 46表面，使该导电柱45凸出该绝缘保护层46表面，而该导电柱45 的外径相等于该第一电性连接垫43a，且该第二电性连接垫43c则低于
该绝缘保护层46表面。
如图61所示，于该导电柱45及第二电性连接垫43c表面形成有 一接着层48，其中该接着层48可以化学沉积形成镍/钯/金(Ni/Pd/Au) 或镍/金(Ni/Au)。
本发明的半导体封装基板结构，包括电路板40，于该电路板的 至少一表面具有多个第一电性连接垫43a及第二电性连接垫43c;导电 柱45，形成于该第一电性连接垫43a表面；以及绝缘保护层46，形成 于该电路板40表面，并形成有开孔460以完全露出该导电柱45，且该 导电柱45凸出该绝缘保护层46表面。
该电路板40表面复包括有线路43b，该第一电性连接垫43a为焊 垫(solder pad)，该第一电性连接垫43a表面具有该导电柱45，而该 第二电性连接垫43c为打线垫(wire bounding pad);复包括一导电 层41形成于该电路板40与第一、第二电性连接垫43a、43c及线路43b 之间；该导电柱45及第二电性连接垫43c表面形成一接着层48，其中 该接着层48可以化学沉积形成镍/钯/金(Ni/Pd/Au)或镍/金(Ni/Au)。
第四实施例
请参阅图7A至图71，是显示本发明半导体封装基板结构第四实施 例制法的剖面示意图。
本实施例图7A至图71的制程步骤及结构，其中该图7A至图7C 是与第三实施例的图6A至图6C相同，但是如图7D以后所示者不同， 是于该第一阻层42、第一电性连接垫43a及线路43b表面形成有一为 干膜或液态光阻的第二阻层44，且该第二阻层44形成有开口 440以露 出该第一电性连接垫43a，其中该第二阻层开口 440显露出第一电性连 接垫43a部分上表面；如图7E至图7G所示，是于该第二阻层开口 440 中电镀形成该导电柱45，即可形成如图7H及图71所示的导电柱45 外径小于该第一电性连接垫43a的结构。
综上所述，本发明的半导体封装基板结构，是于该电路板表面先 形成一导电层，通过该导电层以电镀形成该线路、第一电性连接垫及 导电柱，或者并形成有第二电性连接垫，于移除该导电层后再形成一 绝缘保护层于该电路板表面及导电柱表面，当该绝缘保护层形成开孔 以完全露出该导电柱后，该导电柱即高于该绝缘保护层表面，并为非
绝缘保护层定义(Non-Solder Mask Defined, NSMD)悍垫，该导电柱 高于绝缘保护层表面，而易与芯片端的凸块作电性连接，并确保后续 封装制程的质量及可靠度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制 本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下， 对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应以 权利要求书的范围为依据。
权利要求
1. 一种半导体封装基板结构，包括电路板，于该电路板的至少一表面具有多个第一电性连接垫；导电柱，形成于该第一电性连接垫表面；以及绝缘保护层，形成于该电路板表面，并形成有开孔以完全露出该导电柱，且该导电柱凸出该绝缘保护层表面。
2. 根据权利要求1所述的半导体封装基板结构，其中，该电路板 表面复包括线路。
3. 根据权利要求1所述的半导体封装基板结构，其中，该导电柱 的外径与该第一电性连接垫相等及小于的其中一者。
4. 根据权利要求1所述的半导体封装基板结构，其中，该第一电 性连接垫为焊垫(solder pad)。
5. 根据权利要求1所述的半导体封装基板结构，其中，该电路板 表面复包括多个第二电性连接垫。
6. 根据权利要求5所述的半导体封装基板结构，其中，该绝缘保 护层复包括形成有另 一开孔以露出该第二电性连接垫。
7. 根据权利要求5所述的半导体封装基板结构，其中，该第二电 性连接垫为打线垫(wire bounding pad)，且低于该绝缘保护层表面。
8. 根据权利要求1所述的半导体封装基板结构，复包括一接着层 形成于该导电柱表面。
9. 根据权利要求5所述的半导体封装基板结构，复包括一接着层 形成于该导电柱及第二电性连接垫表面。
10. 根据权利要求8所述的半导体封装基板结构，其中，该接着层的材料为化学沉积的镍/金(Ni/Au)、化学沉积的锡(Sn)、化学沉积的 镍/钯/金(Ni/Pd/Au)、电镀的镍/金(Ni/Au)、电镀的锡(Sn)、电镀的 锡/铅(Sn/Pb)、有机保焊层(OSP)及直接浸金(DIG)的其中一者。
11. 根据权利要求9所述的半导体封装基板结构，其中，该接着层 的材料为化学沉积的镍/金(Ni/Au)及镍/钯/金(Ni/Pd/Au)的其中一 者。
12. 根据权利要求1所述的半导体封装基板结构，复包括导电元件 形成于该导电柱表面。
13. 根据权利要求12所述的半导体封装基板结构，其中，该导电 元件为焊料凸块(Solder Bump)。
全文摘要
本发明公开了一种半导体封装基板结构，该结构包括电路板，于该电路板的至少一表面具有多个第一电性连接垫；导电柱，形成于该第一电性连接垫表面；以及绝缘保护层，形成于该电路板表面，并形成有开孔以完全露出该导电柱，且该导电柱凸出该绝缘保护层表面，以易与半导体芯片作电性连接，并确保后续封装制程的质量及可靠度。
文档编号H01L23/48GK101388376SQ20071014539
公开日2009年3月18日 申请日期2007年9月14日 优先权日2007年9月14日
发明者许诗滨 申请人:全懋精密科技股份有限公司