专利名称：具高耦合率的圆柱型沟道电荷捕获装置的制作方法
技术领域：
本发明大致上为有关于一种非挥发性
(non-volatile)存储装置，且特别是有关于一种闪 存(flash memory)单元及快闪存储装置的制造。
背景技术：
闪存技术包括储存电荷于场效应晶体管(field effect transistor)沟道和栅极之间的存储单元。所 储存的电荷影响晶体管的临界(threshold)电压，且 此 一 由于所储存电荷所造成临界电压改变是可对指令 资料产生灵敏的反应。
浮动栅极存储单元是为 一 种为人熟知且广为使用 的电荷储存存储单元 (charge storage memory cell)。 在一浮动栅极存储单元中， 一隧穿介电层是于半导体 沟道上形成， 一 传导材料的浮动栅极如多晶硅是于此 隧穿介电层上形成，以及 一 多晶硅介电层(inter-poly dielectric)是于此浮动栅极上形成以使此浮动栅极
与字符线(wordline)或此存储单元的控制栅极绝缘。
浮动栅极存储单元的基本雏型为一介于控制栅极及
浮动栅极之间的第一电容器，及一介于此浮动栅极及
此沟道之间的第二电容器。耦合比(Coupl ingratio)
是基于电容分压器公式 (capacitor divider fo'r m u 1 a )
的概念，此电容分压器公式则用以决定由施加在控制
栅极及沟道之间的电压所产生耦合至此浮动栅极的电
压。装置一般设计成在控制栅极与浮动栅极间的电容
大于在浮动栅极与沟道之间的电容，其方法则是由设
计材料及相对于控制栅极与沟道下浮动栅极的面积。
例如，使用T形(T-shape) 或 U形 (U-shape)的方
式制做浮动栅极，其导致了 一在控制栅极与浮动栅极
间的面积大于在浮动栅极与沟道之间的面积，且因此
使介于浮动栅及控制栅极间产生 一 较大的电容。这导
致稱合至此浮动栅极的电压更大，且提升跨越此隧穿
氧化层tunneloxide)的电场，并增加了编程/擦
除的效率。随着存储单元的大小及各存储器之间的距
离逐渐縮小，虽然此技术己相当成熟，浮动技术却因
为邻近的浮动栅极的干扰而开始产生问题。
另种存储单元是基于在沟道及场效应晶体管之
间储存电荷，此种存储单元使用了 一介电电荷捕获结
构此种存储单元中， 一介电电荷捕获结构是形成于——'隧穿介电层上，且此 一 隧穿介电层是将此介电电荷
捕获结构与沟道绝缘;以及一顶介电层是形成于此介
电电荷捕获结构上以使介电电荷捕获结构与字符线或
门极绝缘个有代表性且为人所知的装置为硅氧
氮氧硅晶 单元
s i1 ic 0n 一0 Xids 一nitride-oxide_si1icon S0N0SC 611及它使用非传导电荷捕获结构的电荷捕获存
储单元技术，在最近被提出以解决浮动栅极干扰的问
题并且他们预测可在4 5nm以下的关键尺寸下运作
良好然而，因为此电荷捕获层是不具导电性，因而
不适用于系列的浮动栅装置电容模型。因此，增加
控制栅极与电荷捕获结构的面积并不如同在浮动栅装
置内般地可增加稱合比。更确切地说，当无电荷被
诱陷于介电电荷捕获结构中时，于隧穿介电层中及于
顶介电层的电场是为相等。 一具有介电电荷捕获结构
的电荷捕获存储单元，如硅氧氮氧硅型(S0N0S-typ
的装置，苴 z 、编程/擦除效率无法由目前的浮动栅极技
术设计稱合比来改善
因此亟需有介电电荷捕获存储单元，其当无
电荷诱陷于电荷捕获结构时，以 一 偏压(bias volt
加于沟道与栅极间时，可使于沟道与底介电层(boo m
diel6 c t ri c间的接口处的电场强度大于传导层与顶
介电层间的接□处的电场强度。
发明内容
本发明是关于一非挥发性存储器装置更特别是
关于种介电电荷捕获存储单元其中当以给定偏
压加于沟道与传导层间而无电荷诱陷于电荷捕获结构
时，可使于隧穿介电层内的电场强度大于顶介电层内
的电场强度。因而导致编程/擦除效率的增加于此
所述的存储单元是具有 一 介电电荷捕获结构例如硅
氧氮氧硅型或者是带隙工程改良硅氧氮氧硅型
(bandgap-engineered S0N0S， BE-S0N0S) 的存储单 元。
有鉴于此，本发明提出一存储单元，其特征在于，
包括
一半导体沟道区，具有一沟道表面，该沟道表面 具有 一 面积A 1 ，该面积A 1包括 一 第 一 区；
一第一介电结构位于该沟道表面上；
一介电电荷捕获结构位于该第一介电结构上；
一第二介电结构位于该介电电荷捕获结构上；
一传导层具有一传导表面，该传导表面具有一面 积A 2 ，该面积A 2包括位于该第二介电结构上的 一 第
二区，且该面积A 2与该面积A 1的比值大于或等于12 。
8中该面积A 2与该面积A 1的比值大于或等于1
中该沟道表面的该第一区或该传导表面的该第
—区沿该沟道宽度方向的一截面为环状。
中该沟道表面的该第一区或该传导表面的该第
区沿该沟道宽度方向的一截面为小于3 60度的
弧形
中还包括
该介电电荷捕获结构具有一第一底表面；
该沟道区具有 一 第二底表面；
该第一底表面沿该沟道宽度方向的一截面包括
第角落及第二角落，该第一底表面是于该第一
角落及该第角落转向离开该沟道区域；
沿该沟道宽度方向的该一第二底表面的一截面包
括一第实线以及
连接该第角落及该第二角落的一第二虚线，由
此该第实线低于或高于该第二虚线的水平(
中还包括一半导体鳍片结构，其中该半导体沟
道区位于该半导体鳍片结构之上。 其中介于该沟道表面及该传导表面的该结构員有
一有效氧化厚度，且该沟道表面的该第一区具有小
于该有效氧化厚度的平均半径。
中该第一介电层具有一带隙隧穿势垒结构(
其中该带隙隧穿势垒结构包括
第介电层，该第一介电层具有一空穴隧穿势
垒高度
—第一介电层位于该第一介电层上，该第二介电
层具有一空穴隧穿势垒高度，该空穴隧穿势垒高度小
于该第一介电层的一空穴隧穿势垒高度；以及
一第二介电层位于该第二介电层上，该第三介电
层具有—空穴隧穿势垒高度，该空穴隧穿势垒高度大
于该第—介电层的一空穴隧穿势垒高度。
其中该第一介电层包括二氧化硅，该第二介电层
包括氮化硅，及该第三介电层包括二氧化硅。
中该第一介电层具有满足下列条件之一-
ci小于或等于2 0A的一厚度，或者
2)介于5A至2 OA的一厚度，或者
3小于或等于l 5A的一厚度。
苴 z 、中该介电电荷捕获结构具有满足下列条件之
1介于4oA至i o oA的一厚度，或者
240A 1的 一 厚度。
中该第介电层是具有满足下列条件之一
c1小于或等于2 OA的一厚度，或者
2介于1oA至2 oA的一厚度。
苴 z 、中该第二介电层具有满足下列条件之一
c1小于或等于3 5A的一厚度，或者
2介于15 A至3 5 A的 一 厚度。
苴 z 、中该第一介电结构是具有介于4 OA至l 2 OA
的 一 厚度
本发明还提供一种用于制造存储单元的方法，其
特征在于，该方法包括
形成半导体沟道区，该半导体沟道区具有一沟
道表面该沟道表面具有 一 面积A 1 ，该面积A 1包括
一第一区
于该沟道表面上形成一第一介电结构；
于该第介电结构上形成一介电电荷捕获结构；
于该介电电荷捕获结构上形成一第二介电结构；
以及
形成传导层，该传导层具有 一 面积A 2 ，该面积
A 2包括于该第二介电结构上的 一 第二区，使得该面积A 2与该面积A 1的该比值大于或等于1 . 2 。
中该沟道表面的该第一区或该传导表面的该第
区沿该沟道宽度方向的 一 截面为环状。
中该沟道表面的该第一区或该传导表面的该第
一区沿该沟道宽度方向的一截面为一小于3 6 0的弧
形。
苴中该第介电层具有一带隙隧穿势垒结构c
中形成该第一介电结构的该步骤包括
形成第一介电层，该第一介电层具有一空穴隧
穿势垒咼度
于该第介电层上形成一第二介电层，该第介
电层有空穴隧穿势垒高度，该空穴隧穿势垒咼度
小于该第介电层的一空穴隧穿势垒高度；以及
于该第一介电层上形成一第三介电层，该第二介
电层有一空穴隧穿势垒高度，该空穴隧穿势垒高度
大于该第介电层的一空穴隧穿势垒高度。
中该第一介电层具有满足下列条件之一
c1介于5A至2 0 A的 一 厚度，或者
c2)小于或等于2 0 A的一厚度，或者
c3小于或等于1 5 A的 一 厚度。
中该第—介电层具有满足下列条件之一
(1) 小于或等于20A的一厚度，或者
(2) 介于l 0A至2 OA的一厚度。 其中该第三介电层具有满足下列条件之一
(1) 15A至3 5A的一厚度，或者
(2) 小于或等于3 5A的一厚度。
其中介于该沟道表面及该传导表面的该结构具有 一有效氧化厚度，且该沟道表面的该第 一 区具有 一 小 于该有效氧化厚度的平均半径。
本发明还提供 一 种制造存储单元的方法，其特征 在于，该方法包括
于一半导体衬底的表面形成一硬掩模层；
蚀刻该硬掩模层及该半导体衬底以定义出一半导 体材料的鳍片及暴露出邻近于该鳍片的该半导体衬底 的表面，其中该硬掩模层留置于该鳍片上；
形成一沟道表面，该沟道表面具有一面积A1 ，该 面积Al包括于该鳍片的一第一区，该第一区是由氧化 该鳍片的一部分所形成；
移除该硬掩模层；
蚀刻以露出该鳍片的该沟道表面；
于该沟道表面上形成一第一介电结构；
于该第一介电结构上形成一介电电荷捕获结构；
于该介电电荷捕获结构上形成一第二介电结构； 形成 一 传导层，该传导层具有 一 面积A 2 ，该面积
A2包括于该第二介电结构上的一第二区，以使该传导
表面叠置于该介电电荷捕获结构及该沟道表面，使得
该面积A 2与该面积A 1的该比值大于或等于1 . 2 ;
以及
由于该半导体衬底植入惨杂物 漏极区，由此以 一 沟道区分隔该源 且该沟道区包括该沟道表面。
其中介于该沟道表面及该传导 有 一 有效氧化厚度，且该沟道表面 一小于该有效氧化厚度的平均半径
本发明还提供 一 种存储装置，其特征在于，包括
一阵列包括多个存储单元，且该阵列是位于-半
导体衬底上；
该多个存储单元包括 一 半导体沟道区，有一面
积A 1 ，该面积A 1包括一第一区， 一第一介电结构位
于该沟道表面上，一介电电荷捕获结构位于该第介
电结构上， 一 第介电结构位于该介电电荷捕获结构
上， 一传导层具有一传导表面，该传导表面有—面
积A 2 ，该面积A 2包括于该第二介电结构上的第
区，该传导表面是叠置于该介电电荷捕获结及该沟道
形成一源极区及一 极区及该漏极区，
表面的该结构是具 的该第一区是具有 区的该沟道表面，且该面积A 2与该面积A 1的比值大 于或等于1 . 2 ;以及
—■偏压配置状态器该偏压配置状态器应用偏压
配置于该些存储单元以进行编程及应用偏压配置于该
胜存储单元以进行擦除，中用以编程的该偏压配置
包括正电压，该传导层及至少 一 该沟道区间具有该
正电压，以使该源极区及该漏极区足以诱导电子隧穿
通过该介电结构进入该介电电荷捕获结构，其中用以
擦除的该偏压配置包括一负电压，该传导层及至少一
该沟道区间具有该负电压，以使该源极区及该漏极区
足以诱导空穴隧穿通过该介电结构进入该介电电荷捕
获结构
为让本发明的上述内容能更明显易懂，下文特举
较佳实施例，并配合附图，作详细说明如下，其中
图1绘示己知技术的硅氧氮氧硅型存储单元基
本结构<=
图2绘示根据本发明的一实施例沿介电电荷捕获
存储单元的沟道宽度方向的一剖面图
图3绘示根据本发明的一实施例沿介电电荷捕获
存储单元的沟道宽度方向的一剖面图，
图4绘不根据本发明的 一 实施例沿介电电荷捕获
存储单元的沟道宽度方向的一剖面图。
图5^厶示根据本发明的 一 实施例沿介荷捕获
存储单元的沟道宽度方向的一剖面图。
图6绘示根据本发明的 一 实施例沿介荷捕获
存储单元的沟道宽度方向的一剖面图。
图7绘示根据本发明的 一 实施例于存储单元的传
导表面及沟道表面的电场强度的仿真。
图8绘不根据本发明的 一 实施例存储单元的沟道
表面的圆柱形区的曲率的不同值对正偏压型福勒—诺
缠汉隧穿编程时间的仿真。
图9绘示根据本发明的 一 实施例具有一带隙隧穿
势垒结构的存储单元的沟道表面的圆柱形区的曲率的
不同值对负偏压型福勒 一 诺德汉隧穿擦除时间的仿
真
图10绘示根据本发明的 一 实施例的制造—存储
益阵列方法的一步骤，包括于半导体衬底上形成—硬
掩模层及蚀以形成相对厚的半导体衬底的，鳍片,
图11绘示根据本发明的 一 实施例的制造一存储
器阵列方法的一步骤，包括暴露如图i o所示的结构
于氧化步骤之下，其消耗鳍片的一部分并导致鳍片
具有黄光微影构形宽度。
图12绘示根据本发明的——■实施例的制造—— 存储
器阵列方法的步骤，包括以介电材料填充如图11
所示的结构。
图13绘示根据本发明的实施例的制造存储
器阵列方法的步骤，包括移去如图1 2所示的结构
的硬掩模层带
图14绘示根据本发明的一实施例的制造存储
器阵列方法的步骤，包括蚀刻如图1 3所示的结构
以露出鳍片的顶^山 顿的圆柱形区。
图15仝厶示根据本发明的实施例的制造存储
器阵列方法的步骤，包括于如图1 4所示的结构上
形成第一介电层，于第—介电层上形成介电电荷捕获
结构，于介电电荷捕获结构上形成第二介电层。
图16夕A示根据本发明的实施例的 一 具有电荷
捕获存储单元及控制电路的集成电路的示意图c
体实施方式
本发明的其它方面及优点可从检阅以下的图标
详细实施方式及申请范围清楚明白了解。
本发明所提供的各实施例是配合图1 一图1 6
详细说明
23 图1少厶示依昭 八 、已知的硅氧氮氧娃型存储单元的基
本结构此存储单元是于半导体衬底100上形成，
且此半导体衬底100内是以一第一掺杂区101做
为源极区及第掺杂区10 2做为漏极区存储单
元的沟道是为介于源极区10 1及漏极区102间的
衬底100的区域传导层1 03是于多层结构的
上方形成，此多层结构是包括一第介电层104、
介电电荷捕获结构105及一第介电层106。
于图1所标不尺寸般所指为沟道的长度L ，因电流
是于源极区101及漏极区1 02之间流动如图1
所示的平面型装置电荷捕获结构是于沟道的上方堆
栈成平坦表面由于图1所示的截面是取白孤 栅极长
度方向，因此介于源极区10 1及漏极区102的沟
道的表面是为平坦的表面而且，沿此平面型装置的
栅极宽度方向所取的此平面装置的截面是亦为实质上
平坦的表面假设于此并无电荷诱陷于介电电荷捕获
结构105内，于此结构第一介电层104内的电场
107将具有与于第—介电层106内的电场108
相同的强度
基于此所述的介电电荷捕获技术制作的一存储装
置及制造此装置的方法叙述如下，并设计成当无电荷
诱陷于电荷捕获结构时于一或多个沟道区、,源极区、
漏极区及传导层间施以 一 给定的偏压，使于沟道表面 与第 一 介电结构间的接口处电场强度大于传导表面与 第二介电结构间的接口处电场强度。因此，此装置可
以说是具有 一 高度"有效"栅极耦合比(gate coupling
ratio， GCR)，由利用隧穿机制以增加或减少于电荷捕
获结构内所诱陷的电荷量，导致装置于编程及擦除上
的效率提升。如同于此所提及，装置是基于一具有介
电电荷捕获结构的存储单元的架构，例如是硅氧氮氧
娃型或是带隙工程改良硅氧氮氧硅型(BE-S0N0S type)
装置，此介电电荷捕获结构是包括一 自源极区至漏极
区的一沟道区，此沟道区是具有 一 沟道表面，且此沟
道表面是包括一圆柱形区而此沟道表面是与第一介电
结构接触于此所述的装置是包括一于第一介电结构
上的一介电电荷捕获结构及一位于此介电电荷捕获结
构上的一第二介电结构。于此所述的装置还包括一传
导层，此一传导层亦包括一位于第二介电结构上的
圆柱形区，且此传导表面是叠置于介电电荷捕获结构
及沟道表面，由此使传导表面的面积A 2与沟道表面的
面积A 1的比值是大于或等于1 . 2且包括大约1 .8
或更大的数值范围。此 一 面积A 2与面积A 1的比值表
现出当以一给定偏压加于沟道与传导层间而无电荷诱
陷于电荷捕获结构时，于沟道表面与第一介电,间的接处建立一较大电场强度，且此电场强度大于传导
表面与第二介电层间的接口处的电场强度。
此处所提及的沟道表面是大致上以与电荷捕获结
构交互作用的沟道表面的长度与宽度所定义。此沟道
宽度可以一沟道表面的截面所定义，且此沟道表面是
指沿装置的沟道宽度方向所取的 一 截面。由此使沟道
表面截面沿装置的沟道长度方向延伸以定义出沟道表
面的面积。 沟道表面截面是藉由装置的结构所定义并
包括至少——些介于沟道区与第 一 介电结构间的接口 。
此处所提及的传导表面是大致上以与电荷捕获结
构交互作用的传导表面的长度与宽度所定义。此传导
表面的宽度可以传导表面的截面所定义，而此传导
表面是指沿装置的沟道宽度方向所取的一截面。由此
使传导表面截面沿装置的沟道长度方向延伸以定义出
传导表面的面积传导表面截面是由装置的结构所定
义 n并包括至少些介于传导层与第二介电结构间的接
此处所提及的圆柱形区具有一 曲率 (curvature),
且此曲率可以表示成一表面的曲率，且此表面是由一
条线沿固定直线平行移动(例如 一 环形表面的轴线)
所+卄 田夕厶出的轮廓，此固定直线是朝装置的长度方向延
伸并与一固定的曲线相交(例如 一 类似环形的曲线
或环形表面)。在实际的装置上，此固定曲线可以近4以
是环形，或是其它能产生上述的"有效耦合比"功效
的形状当然，在实际装置应用上，此"固定曲线
不必是环形且相对此固定直线平行移动的线"不
必为一直线
图26厶 ^石不依照根据本发明的 一 实施例的一介电电
荷捕获存储单元的截面剖视图，且是为沿沟道宽度方
向w所取的一-截面。于图2所示的此实施例中，沟道
区2 00有一沟道表面2 0 1， 一介电电荷捕获结
构2 03是位于一第一介电结构2 0 2之上一第
介电结构204是位于介电电荷捕获结构20 3之
上，及传导层2 0 5是具有一传导表面206且位
于-■介电结构2 0 4之上，此传导表面206是叠
置于此介电电荷捕获结构2 0 3及沟道表面20 1
于图2所示的实施例中，源极区及漏极区是分别位于
图2所不的截面的平面之下且位于图2所示的截面的
平面之上，由此沟道表面2 0 1的长度及传导表面2
06的长度是为沿沟道2 0 0自源极区至漏极区的距
离。在某些实施例中，此沟道区可以是 一 柱状物，且
此柱状物是具有一 N+型掺杂的基部以形成一源极区，
—P型或P_型掺杂的沟道区位于此柱状物的中段部分
并以介电电荷捕获结构2 0 3围绕，且此柱状物是員 有一 N+型惨杂的顶部以形成 一 漏极区。
于图2所示的此实施例中，介电电荷捕获幺士 5口构2
0 3与第~■介电结构2 0 1间的界面并不转向离开沟
道区200，因此沟道表面截面是为沟道区200与
第一介电结构20 2间的界面且为具有平均半径20
7的环形。于图2所示的实施例中，传导层205
与第介电结构2 04间的界面并不转向离开沟道区
2 00，因此传导表面截面为传导层2 05与第介
电结构204间的界面且为具有平均半径208的
环形
于图2所示的实施例中，传导表面206的面积
与沟道表面2 01的比值是等于平均半径207与平
均半径208的比值，此比值为一大于或等于2的
数值且范围包括大约1 . 8或更大的数值。
于图2所示的实施例中，于沟道区200与传导
层205间的偏压导致产生 一 电场，此电场于传导表
面206处的电场强度是小于沟道表面201的电场
强度。于图2所示的实施例及基于高斯定律(Gauss， s 1 a w )，
E 1 =R 2 /R 1 *E 2 ， 以及 E 1 =Vg/ [In (R 2 /R 1 ) R 1 ]
其中 Rl为沟道表面2 0 l的平均半径2 0 7， R
2为传导表面2 0 6的平均半径2 0 8， El为沟道表 面2 0 l处的电场强度，E2为传导表面2 0 6处的电 场强度，Vg是施于沟道区2 0 0与传导层2 0 5间的 偏压，ln是为自然对数数学函数，且 R2=R1+E0T， 其中 EOT是为沟道表面2 0 1与传导表面2 0 6间的 结构的有效氧化厚度，其中有效氧化厚度是为 一 实际 厚度，且此实际厚度是由此结构的介电常数所量测得 的实际厚度，此处此结构的介电常数是相对于二氧化 硅的介电常数而言。
若此半径R 1使其相对于有效氧化厚度EOT相对地 小，则E 1远大于E 2 。这可导致经由第 一 介电结构2 0 2的编程/擦除效率达到非常高的效率，因此时经 由第二介电结构2 0 4的非期望的电荷漏失受到抑 制。
例如，若R 1大约为2 0 nm ，且R 1是为等于沟道 表面2 0 1与传导表面2 0 6的结构的EOT,因此R 2 =R1+E0T=2*R1，且R2/R1二2 (对环形的圆柱形表 面，面积的比值亦大约为2 ) ， E 1 = 2 *E 2 ，且 E 1 二
1.4 4*Vg/E0T， E2=0.7 7*Vg/E0T。 故于沟道表 面2 0 1的电场E 1是为相近的平面装置的电场的1 .
4 4倍，此时于传导表面2 0 6的电场E 2是为相近的 平面装置的电场的0.7 7倍。在R2/R1值是大约为2的实施例中，其传导表面的面积A 2与沟道表面的面
积A 1的比值是于 一 例如大约1 . 8至2 . 2的范围内。 图3绘示依照根据本发明的另 一 实施例的 一 介电 电荷捕获存储单元的剖视图，且此剖视图是沿沟道宽 度方向W所取的 一 截面。本实施例是具有位于绝缘衬 底上的一半导体沟道体 (semiconductor channel body),此半导体沟道体是具有 一 半圆形的截面。于图
3所示的实施例中，沟道区3 00包括一沟道表面3
01、位于沟道表面301 .上的第-一介电结构3 0 2 、位于第介电结构302上的介电电荷捕获结构3 0
3、位于介电电荷捕获结构3 03上的第二介电结构
304，以及 一 位于第一介电结构3 0 4上的传导层
305且此传导层305具有一传导表面3 0 6 。
传导表面3 0 6是叠置于介电电荷捕获结构3 3及
沟道表面3 0 1。于图3所示的实施例，源极区及漏
极区是分别位于图3所示的截面的平面之下，以及图
3所示的截面的平面之上，由此沟道表面3 0 1的长
度及传导表面3 06的长度是沿沟道区30 0自源极
区至漏极区的距离于图3所示的实施例中，电荷捕
获结构是具有 一 底表面309 ，此底表面3 0 9是具
有折角30 9a及折角309 b，且电荷捕获结构3 03与第介电结构302间的界面处于折角3 0 9 a 及折角3 0 9b处转向离开沟道区3 0 0。于图3所示 的实施例中，沟道区包括一底表面3 0 7，底表面3
0 7是于一虚线之下，而此虚线是由连接电荷捕获底 表面折角3 0 9 a及折角3 0 9 b所构成。这导致沟道 区3 0 0边缘的区域3 1 5及区域3 1 7更进一步地 并相较于沟道区3 0 O的主要部分远离介电电荷捕获 结构3 0 3 。于图3所示的实施例中，于传导层3 0
5与第二介电结构3 0 4间的界面包括折角3 1 0及 折角3 1 1，且此界面处于折角3 1 0及折角3 1 1 转向离开沟道区3 0 0 。
于图3所示的实施例中，介电电荷捕获结构3 0 3与第一介电结构3 0 2间的界面处于折角3 0 9a 及折角3 0 9 b处转向离开沟道表面3 0 0 ，因此沟道 表面截面是具有一平均半径312，且此平均半径3
1 2是位于 一 虚线之下，而此虚线是由连接折角3 0 9 a及折角3 0 9 b所构成。于图3所示的实施例中， 于传导层3 0 5与第二介电结构3 0 5于折角3 1 0 及折角3 1 l处转向离开，因此传导表面3 0 6是为 一具有平均平径3 1 3的弧形且此弧形自折角3 1 0 延伸至折角3 1 1 ，由此传导表面3 0 6的面积与沟 道表面3 0 1的面积的比值是为 一 大于或等于1 . 2 的数值且包括大约1.8或更大的数值范围，如同上文
所述。
于图3所示的实施伊J，施于沟道区30 0与传导
层305间的偏压导致产生电场，此电场于传导表
面306的电场强度是小于沟道表面301的电场强
度当以偏压施加于传导层与源极区或漏极区中
的或两者之间的小主 l冃况时，亦同样发生类似的电场分
布
图4绘示依昭 "、、本发明的又另实施例的剖视图，
且是沿沟道宽度方向w所取的截面于图4所示的
实施例中，沟道区400包括沟道表面4 01、位
于沟道表面401上的第介电结构402 、位于第
介电结构402上的介电电荷结构403 、位于介
电电荷结构403上的第介电结构404 ，以及
位于第介电结构404上的传导层405 ，且此传
导层405員有传导表面406传导表面406
是叠置于介电申:荷捕获结构403及沟道表面40
1于图4所示的实施例，源极区及漏极区是分别位
于图4所示的截面的平面之下，以及图4所示的截面
的平面之上，由此沟道表面401的长度及传导表面
406的长度是沿沟道区400白源极区至漏极区的
距离于图4所示的实施例中，电荷捕获结构403
是有底表面409此底表面409是具有折角 说明书第23/38页
4 0 9a及折角4 0 9b，且电荷捕获结构4 0 3与第 一介电结构4 0 2间的界面处于折角4 0 9 a及折角 4 0 9b处转向离开沟道区4 0 0 。于图4所示的实施 例中，沟道区包括一底表面4 0 7，此底表面4 0 7 是于一虚线之上，而此虚线是由连接电荷捕获底表面 折角4 0 9a及折角4 0 9b所构成。这导致沟道区4 0 0边缘余下的区域4 1 5及区域41 7与介电电荷 捕获结构4 0 3接近，此导致对沟道临界电压
(channe1t hr eshold voltage)的更佳控制。于图4
所示的实施例中，于传导层4 05与第二介电结构4
0 4间的界面包括折角4 1 0及折角4 11，且此界
面处于折角4 10及折角4 1 1转向离开沟道区40
0 c
于图4所的实施例中，沿沟道宽度方向所取的
沟道表面401的一截面是具有一平均半径41 2 。
于图4所示的实施例中，传导表面4 0 6的一截面是
为 一 具有平均平径4 1 3的弧形且此弧形自折角4 1
0延伸至折角411，由此传导表面4 0 6的面积与
沟道表面401的面积的比值是为 一 大于或等于1 .2的数值且范围包括大约1 . 8或更大的数值，如同上
文所述
于图4所示的实施例中，于沟道区4 0 0与传导
层4 05间的——■偏压导致产生 一 电场，此电场于传导
表面406的电场强度是小于于沟道表面4 01的电
场强度。
图5么厶示依昭 "、、本发明的另 一 实施例的剖视图，且
是沿沟道宽度方向W所取的 一 截面。于图5所示的实
施例中，沟道区500包括 一 沟道表面50 1、位于
沟道表面501上的第 一 介电结构50 2、位于第一
介电结构502上的介电电荷结构50 3、位于介电
电荷结构503上的第二介电结构50 4，以及 一 位
于第二介电结构504上的传导层50 5，且此传导
层5 05有一传导表面5 0 6 。传导表面50 6是
叠置于介电电荷捕获结构5 0 3及沟道表面50 1 c
于图5所不的实施例， 沟道区5 0 0是位于一鳍状半
导体区之上，且此鳍状半导体区 (fin-shaped semiconductor region) 是具有侦lj边5 0 7及顿lj边5 0 8。于某些实施例中，此鳍状半导体区是随着半导 体衬底连续地形成(因此是结构相连的(body-tied ))， 且存储单元亦形成于此半导体衬底上。于图5所示的 实施例，源极区及漏极区是分别位于图5所示的截面 的平面之下，以及图5所示的截面的平面之上，由此 沟道表面5 0 l的长度及传导表面5 0 6的长度是沿 沟道区5 0 0自源极区至漏极区的距离。于图5所示
的实施例中，电荷捕获结构5 0 3是具有一底表面5
0 9，此底表面5 0 9是具有折角5 0 9a及折角5 0 9 b ，且电荷捕获结构5 0 3与第 一 介电结构5 0 2间
的界面处于折角5 0 9a及折角5 0 9b处转向离开沟
道区5 0 0。于图5所示的实施例中，于传导层5 0 5与第二介电结构5 0 4间的界面包括折角5 1 0及
折角5 1 1 ，且此界面处于折角5 1 0及折角5 1 1
转向离开沟道区500。
于图5所示的实施例中，此鳍片的侧边5 0 7及
侧边5 0 8是位于 一 虚线之下，且此虚线是连接折角
5 0 9 a及折角5 0 9 b所构成，因此沟道表面5 0 1
的一截面是具有 一 平均半径512的弧形且位于此虚
线之上。于图5所示的实施例中，传导表面5 06的
—截面是为 一 具有平均平径513的弧形且此弧形延
伸自折角5 1 0至折角511，由此传导表面506
的面积与沟道表面5 01的面积的比值是为 一 大于或
等于1.2的数值且范围包括大约1 8或更大的数
值，如同上文所述。
于图5所示的实施例中，于沟道区5 0 0与传导
层505间的 一 偏压导致产生一电场，此电场于传导
表面50 6的电场强度是小于于沟道表面5 0 1的电
场强度。
图6々厶示依昭 八 、本发明的另一实施例的剖视图，且
是沿沟道宽度方向W所取的一 截面于图6所示的实
施例中，沟道区600包括沟道表面6 01、位于
沟道表面601上的第一介电结构60 2 、位于第
介电结构602上的介电电荷结构60 3 、位于介电
电荷结构603上的第二介电结构60 4 ，以及位
于第介电结构604上的传导层60 5 ，且此传导
层605員有传导表面606 。传导表面606是
叠置于介电电荷捕获结构603及沟道表面601
于图6所不的实施例>沟道区6 00是位于~ 鳍状半
导体区之上，且此鳍状半导体区是具有侧边607及
侧边608于图6所示的实施例，源极区及漏极区
是分别位于图6所示的截面的平面之下，以及图6所
示的截面的平面之上，由此沟道表面6 0 1的长度及
传导表面606的长度是沿沟道区60 0自源极区至
漏极区的距离于图6所示的实施例中，电荷捕获结
构603是員有底表面609 ，此底表面609是
具有折角609及折角609 b，且电荷捕获结构6
0 3与第~■介电结构60 2间的界面处于折角609
a及折角609 b处转向离开沟道区60 0 c于图6所
示的实施例中，于传导层6 0 5与第二介电结构60 4间的界面包括折角6 1 0及折角6 1 1 ，且此界面
处于折角610及折角61l转向离开沟道区6 0
0 o
于图6所示的实施例中，此鳍片的侧边6 0 7及 侧边6 0 8是位于一虚线之上，且此虚线是连接折角 6 0 9 a及折角6 0 9 b所构成，因此沟道表面6 0 6 的一截面是为一具有一平均半径6 1 2的弧形与部份 的侧边6 0 7 、侧边6 0 8的结合。于图6所示的实 施例中，传导表面6 0 6的一截面是为一具有平均平 径6 1 3的弧形且此弧形延伸自折角6 1 0至折角6
1 1 ，并包括 一 平均半径6 1 3的弧形，由此传导表 面6 0 6的面积与沟道表面6 0 1的面积的比值是为 一大于或等于1 . 2的数值且范围包括大约1 . 8或更 大的数值，如同上文所述。
于实施例中所述的第 一 介电结构可包括，例如二 氧化硅或 一 带隙隧穿势垒结构。此处所提及的带隙隧 穿势垒结构是提供一 "调变隧穿势垒(modulated tunneling barrier) ，，， 当电荷滞留 (charge retention)于电荷捕获层时，此调变隧穿势垒于低电 场下抑制直接隧穿(direct tunneling),另一方面由 于在隧穿势垒结构材料的空穴隧穿势垒高度(hole tunneling barrier height)的能带偏移(band offset) 影响，而允许于高电场下具有高效的空穴隧穿擦除
holetunns1 ing6 r a s e ) o带隙隧穿势垒结构的-■例
不包括一底介电层，且此底介电层具有—空穴隧穿势
垒咼度，中介电层，且此中介电层具有~"^小于底介
电层的空穴隧穿势垒咼度的一空穴隧穿势垒高度，以
及一顶介电层且此顶介电层具有一大于中介电层的
空穴隧穿势垒高度的一空穴隧穿势垒高度。当存在
高电场时，经由带隙隧穿势垒结构的六穴隧穿电流
隧hole 穿电流u n 接近1 ingcu rr s n t)将较佳地与单层的空穴
于某此实施例中，此带隙隧穿势垒结构包括多数
层，此多数层例如包括一第一 二氧化娃层，位于此第
二氧化硅层的氮化硅层，以及位于此氮化桂层的
第二一氧化娃层于某些较佳的实施例中，是为二
层的带隙隧穿势垒结构，包括二氧化硅或类似材料的
第一层是具有一小于或等于大约2 0A(Angstr o'm s
的厚度于某匙实施例中，此厚度是为小于或等于大
约1 5A。于某些实施例中，此厚度是为介于大约5A
至2 0 A 。于某些较佳的实施例中，带隙隧穿势垒结构
是为三层，包括氮化硅或类似材料的第二层是具有一
小于或等于大约2 oA的厚度，此厚度更佳地为介于大 约io A至2 0A。于第二介电层的厚度大于第一介电
层的厚度的实施例中，发现由降低克服第三介电层的
势垒高度所需的电场强度可达到提升效能的功效。于 某些较佳的实施例中，带隙隧穿势垒结构是为三层， 包括二氧化硅或类似材料的第三层是具有 一 小于或等
于大约3 0A的厚度，此厚度较佳地为介于大约15 A
至3 0 A。
根据本发明的实施例的带隙隧穿势垒结构可以多 种方法制造。任何己知或尚在发展中且应用于此提的 合适材料以形成材料层的方法可应用于沉积或形成于 此所提及诸层。合适的方法包括，例如，热生长方法
(thermal growth method)及化学气相沉积(chemical vapor deposition)。例如，可以使用任何传统的氧化 方法任意次及化学气相沉积来形成 一 第一 二氧化硅层 或氮氧硅化物(silicon oxynitride)，此氧化方法包 手舌4旦不限于热氧化 (thermal oxidation)、 自由基氧 化(radical oxidation, ISSG)及等离子体氧化/氮 化 (plasma oxidation/ nitridation)。 接着可由化 学气相沉积程序，或可选择地以过量氧气或氮气的等 离子体氮化形成氮化硅的 一 中间层。于某些实施例中， 可例如由氧化或化学气相沉积形成包含氧化物的第三 层。
材料、制程及带隙隧穿势垒结构的特性的额外信 息揭露于案号为6 0/6 4 0,2 2 9， 案名为
Non-VolatileMemory Devices andMethods of Manufacturing and Operating the Same, 2005 年1月3日建档的临时美国专利申请案。案号为6 0 /
6 4 7 ， 0 1 2 ，案名为Non-VolatileMemoryDevices andArrayandMethodsofManufacturing and Operating the Same,2 0 0 5年1月2 7日建档的 临时美国专利申请案。案号为6 0 / 6 8 9 ， 2 3 1 ， 案名为 Non-Volatile Memory Having Gates Comprising Electron Injection Suppressing Materials,2 0 0 5年6月1 0日建档的临时美国专 利申请案。案号为6 0/6 8 9， 3 1 4， 案名为 Non-Volatile Memory Devices and Array and Methods of Manufacturing and Operating the Same,2 0 0
5年6月1 0日建档的临时美国专利申请案。以及案 号为1 1 / 3 2 4, 5 4 0 ，案名为Non-VolatileCells Memory Arrays Including the Same and Methods of
Operating Cells and Arrays，2006年1月3曰
建档的非临时美国专利申请案。上述各文件的全部内
容是合并于此做为参考。
包括氧化硅的第二介电结构可例如由转换介电电
荷捕获结构的一部分为氧化硅来形成，且此介电电荷
捕获结构是包括氮化硅。于一范例中执 "、s转化程序
(thermal conversion process) 可提供一高密度或 高f农度的界面陷讲(interfacial traps), 且lt匕界面 陷阱是可提升存储装置的捕获效率(trapping efficiency)。例如，氮化物的热转化可于1 0 0 0 °C 时完成，此时栅流率(gate flow rate)是为 H2 :0 2=1000:4000 sccm (Standard Cubic Centimeter per Minute)。
于实施例中所提及的介电电荷捕获结构可包括， 例如，氮化硅(silicon nitride)、氮氧化硅(SiON)、 氧化铪(Hf02 )、氧化铝(Al 2 0 3 )、介电嵌入式纳米粒 子捕获材料 (dielectric embedded nano-particle trapping material)或其它非传导性电荷捕获材料 (non-conductive charge trapping material)。 于 包括 一 氮化硅层于介电电荷捕获结构的实施例中，此 层的厚度是较佳地为大约5 0 A ，以及为达到良好电荷 捕获效能，此层的厚度是更较佳地为介于大约4 0A及 1 0 0 A之间。对其他材料而言，此厚度较佳地为足以 提供相同电荷捕获效能的厚度。
于实施例中所提及的第二介电结构是包括，例如 二氧化硅、三氧化铝、或其它绝缘介电材料。于某些 较佳实施例中，此第二介电材料是包括一二氧化硅层， 且此层具有一大于大约5 OA的厚度，为于阻挡在电荷
捕获结构与传导层间的隧穿上达到良好效能，此厚度 更较佳地为介于大约40 A与大约120 A之间。对其
他材料而言，此厚度是较佳地为足以提供相等的效能 的厚度。
于实施例中所提及的传导层可包括，例如n型或p 型掺杂的多晶硅，高工作函数金属(work function) 例如铂(Pt)、氮化钽(TaN)、硅化物，或其它传导材 料。
图7绘示依照本发明的 一 实施例的 一 存储单元于 沟道表面(图7中以"底氧化电场 (bottom oxide field)"标示)及传导表面(图7中以"顶氧化电场
(top oxide field)"标示)的电场强度的仿真，此 存储单元具有1 8 nm的EOT且传导层与沟道间的偏压 为1 5 V。图7中纵轴表示电场强度，单位为MV / cm， 横轴以对数坐标表示沟道表面的圆柱形区的曲率半径
(radius of curvature) Rl 。 图7清楚表示当Rl减 少，于沟道表面的电场强度增加，但于传导表面的电 场强度却减少。
图8绘示根据 一 实施例的存储单元，正偏压型福 勒 一 诺德汉隧穿(传导层至沟道区具有正偏压的福勒 一诺德汉隧穿，+FN )编程时间对不同的此存储单元的 沟道表面的圆柱形区的曲率半径Rl的仿真。图8的纵轴是为存储单元的临界电压的变化，横轴是以对数表 示编程时间，单位为秒。图8清楚表示出当R 1减少， 编程速度显著地增加。
图9绘示根据 一 实施例的具有带隙隧穿势垒结构
的存储单元，负偏压型福勒 一 诺德汉隧穿(传导层至 沟道区具有负偏压的福勒一诺德汉隧穿)
( Fow1er-Nordheim tunneling with negative conductive layer to channel region bias voltage, -FN)编程时间对不同的此存储单元的沟道表面的圆柱 形区的曲率半径Rl的仿真。图9的纵轴是为存储单元 的临界电压的变化，横轴是以对数表示编程时间，单 位为秒。图9清楚表示出当R 1减少，擦除速度增加且 擦除饱禾口值(erase saturation)减少。另夕卜，特另ij 是在多晶硅栅极装置 (polysilicon gate device) 中， 擦除收敛值 (erase convergent) Vt 可减至更低，因 为于传导层至沟道区具有负偏压的福勒 一 诺德汉隧穿 期间，栅电子(gate electron)的注入亦同样地减少。
图1 0至图1 5绘示制造存储器阵列的 一 实施例 的流程图。此存储器阵列应用于此所提及的介电电荷 捕获存储单元。图l O绘示于一半导体衬底l 0 0 2 形成硬掩模层带(hard mask layer strip) 10 0 0 及1 0 0 1 ，以及进行蚀刻以于半导体衬底1 0 0 2
产生相对厚的鳍片1o03及100 4 。于此实施例
中，硬掩模层带i o o o及i o o 1包括氮化硅且半
导体衬底1 0 0 2包括硅。蚀刻的步骤可应用例如浅 沟隔离 (shallow trench isolation) 技术或类4以的 技术达成。
图1 1绘示将图1 0所绘示的结构以 一 氧化步骤 处理。此氧化步骤去除鳍片的 一 部分且导致鳍片1 0
0 5 及 1006 具有 一 次黄光微影构形 (sub-lithographic)的宽度。因此氧化步骤而产生
的氧化侵蚀作用于鳍片1 0 0 5及1 0 0 6与硬掩模 层带1 0 0 0及1 0 0 1之间的界面发生较为快速， 导致鳍片l 0 0 5及1 0 0 6顶端成为圆顶且于鳍片
1 0 0 5及1 0 0 6的顶端形成圆柱形区1 0 0 7及 1 0 0 8 。
接着，如图1 2所示，图1 1所绘示的结构以介 电材料填充，于本实施例中此 一 介电材料包括二氧化 硅。此结构的填充步骤可使用例如高密度等离子体 (high density plasma, HDP) 二氧化硅沉积接续以 化学机械研磨(chemical mechanical polishing, CMP) 处理。然后，如图1 3所示，移去硬掩膜层带。
然后，如图1 4所示，进行蚀刻以使鳍片1 0 0 5及1 0 0 6顶端至少露出圆柱形区1 0 0 7及1 0
0 8 。蚀刻的步骤可例如使用湿式蚀刻(wet etch) 方式以 一 缓慢速率移除二氧化硅填充物达成。接着，
如图15所示，于如第1 4图绘示的结构上形成 一 第
一介电结构1 0 0 9 。于第 一 介电结构1 0 0 9上形
成一介电捕获结构l o 1 o。以及于介电电荷捕结构
1 010上形成一第二介电结构l 0 11 。然后，形
成一传导层并加以图案化以形成字符线。在字符线间
的鳍片于适当位置制造接点(contact)。接着，以使
用一般为本领域所熟知如层间介电膜(interlayer
diel6 Ctric film)及金属化(metallization) 程序
完成装置
图16绘示为一集成电路的简单示意图，且此集
成电路是使用于此所提及存储单元的阵列。集成电路
1 650包括存储器阵列1 6 0 0 ，且是于 一 半导体
衬底上使用于此所提及的非挥发性存储单元以执行此
存储器阵歹lj 1 6 0 0 。
阵歹ij 1 6 0 0的存储单元可以
并联(parallel)、串联(series)或虚拟接地(virtual ground)阵列的型式互相连接。列解码器1 6 0 1 ( Row decoder)是耦接至多数个字符线l 6 0 2 ，且此字符 线1 6 0 2于存储器阵列1 6 0 0内是沿列方向排 列。于此所述的存储器可装配成NAND阵列、NOR阵列 或其它型式的阵列结构。行解码器1 6 0 3 (Column
decoder)是耦接至多数个位线，且此位线1 6 0 2于 存储器阵列1 6 0 0内是沿行方向排列。地址可由总 线1 6 0 5 (bus)提供至行解码器1 6 0 3及列解码 器l 6 0 1。于方块l 6 0 6中的感测放大器(Sense amplifier) 及资料输入结构 (data-in structure) 是由数据总线1 6 0 7 ( data bus)耦接至行解码器 1 6 0 3 。资料可由资料输入线1 6 1 l(dat a-inline) 由集成电路l 6 5 0上的输入/输出端口，或由其它 集成电路l 6 5 O内部或外部的资料来源端(data source)提供至方块1 6 0 6中的资料输入结构。资 料可由资料输出线l 6 1 5 (data-out line) 自感 测放大器提供至集成电路1 6 5 0上的输入/输出端 口，或提供至其它集成电路l 6 5 O内部或外部的资 半斗目禾示立瑞(data destination)。偏压酉己置状态器l 6
0 9 (Bias arrangement state machine) 控制偏压 酉己置提供电压 1 6 0 8 (bias arrangement supply voltage)的应用程序，例如用以擦除验证电压(erase verify voltage) 以及程序验证电压 (program verify voltage)的应用程序，以及控制编程、擦除以及读取 存储单元的配置，例如伴随着带对带电流
(band —to — bandcurrent)的酉己置。正偏压型福勒一 诺德汉隧穿(+FN tunneling)是包括一正电压施加于 栅极与沟道之间，或者施加于栅极与源极及漏极者
或者的一间，而此正电压足以诱导电子经由隧穿介
电层结构隧穿至电荷捕获结构。由此正偏压型福勒—
、甘 诺裤 1心汉隧穿福勒—诺德汉隧穿(+FN tunneling)改写
偏压配置状态器以应用于编程的偏压配置。使用圆柱
形沟道或类似单元结构(C 611structure), 相对于平
面形的沟道装置，正偏压型福勒—诺德汉隧穿所需的
电压可再降低负偏压型福勒一诺德汉隧穿是包括
负电压施加于栅极与沟道之间，或者施加于栅极与源
极及漏极二者或者之一间，而此负电压足以诱导空
穴经由隧穿介电层结构隧穿至电荷捕获结构。由负偏
压型福勒、甘 一诺俾 i心汉隧穿改写偏压配置状态器以应用于
擦除的偏压配置使用圆柱形沟道或类似单元结构，
相对于平面形的沟道装置>负偏压型福勒 一 诺德汉隧
穿所需的电压可再降低。
此阵;歹u可与具有苴 Z 、它模块，例如处理器
(processors )，其它存储器阵列、可编程逻辑 (programmable logic ) 及专用逻辑 (dedicated logic)等模块的集成电路结合。
虽然本发明已以较佳实施例揭露如上，然其为一 说明的用途而并非用以限定本发明。于此所提及的制 造步骤及结构并非涵盖制造 一 完整的集成电路的所有
47
程序流程。本发明可结合各种为本领域所熟知的或正 在发展中的集成电路制造技术来实行。各种润饰及更 动本领域具通常知识者可立即思及，且此些润饰及更 动并不背离本发明的精神及以下所申请的专利保护范 围内。
权利要求
1.一存储单元，其特征在于，包括一半导体沟道区，具有一沟道表面， 该沟道表面具有一面积A1，该面积A1包括一第一区；一第一介电结构位于该沟道表面上；一介电电荷捕获结构位于该第一介电结构上；一第二介电结构位于该介电电荷捕获结构上；一传导层具有一传导表面，该传导表面具有一面积A2，该面积A2包括位于该第二介电结构上的一第二区，且该面积A2与该面积A1的比值大于或等于1.2。
2.如权利要求1所述的存储单元，其特征在于， 其中该面积A2与该面积Al的比值大于或等于1 . 8 。
3.如权利要求1所述的存储单元，其特征在于， 其中该沟道表面的该第一区或该传导表面的该第二区 沿该沟道宽度方向的一截面为环状。
4.如权利要求1所述的存储单元，其特征在于，其中该沟道表面的该第一区或该传导表面的该第二区 沿该沟道宽度方向的 一 截面为小于3 6 0度的 一 弧形。
5.如权利要求1所述的存储单元，其特征在于，中还包括该介电电荷捕获结构具有一第一底表面；该沟道区具有一第二底表面；该一第一底表面沿该沟道宽度方向的一截面包括第角落及一第二角落，该第一底表面是于该第一角落及该第二角落转向离开该沟道区域；沿该沟道宽度方向的该一第二底表面的一截面包括第一实线；以及连接该第一角落及该第二角落的一第二虚线，由此该第一实线低于或高于该第二虚线的水平。
6.如权利要求1所述的存储单元，其特征在于，其中还包括一半导体鳍片结构，其中该半导体沟道区位于该半导体鳍片结构之上。
7.如权利要求1所述的存储单元，其特征在于，其中介于该沟道表面及该传导表面的该结构具有一有效氧化厚度，且该沟道表面的该第一区具有一小于该有效氧化厚度的平均半径。
8.如权利要求1所述的存储单元，其特征在于，中该第一介电层具有一带隙隧穿势垒结构。
9.如权利要求8所述的存储单元，其特征在于，中该带隙隧穿势垒结构包括第一介电层，该第一介电层具有一空穴隧穿势垒咼度—第二介电层位于该第一介电层上，该第介电层有空穴隧穿势垒高度，该空穴隧穿势垒高度小于该第介电层的 一 空穴隧穿势垒高度；以及第三介电层位于该第二介电层上，该第二介电层員有一空穴隧穿势垒高度，该空穴隧穿势垒高度大于该第介电层的 一 空穴隧穿势垒高度。
10.如权利要求9所述的存储单元，其特征在于，中该第 一 介电层包括二氧化硅，该第二介电层包括氮化硅，及该第三介电层包括二氧化硅。
11.如权利要求9所述的存储单元，其特征在于，中该第 一 介电层具有满足下列条件之一 :i)小于或等于2 o A的 一 厚度，或者2)介于5 A至2 0 A的 一 厚度，或者3)小于或等于1 5 A的 一 厚度。
12.如权利要求1所述的存储单元，其特征在于中该介电电荷捕获结构具有满足下列条件之-一 ，(i)介于4 oA至i o oA的一厚度，或者 2)4 0 A的 一 厚度。
13.如权利要求9所述的存储单元，其特征在于， 其中该第二介电层是具有满足下列条件之一1)小于或等于2 0A的一厚度，或者c2)介于i oA至2 oA的一厚度。
14.如权利要求9所述的存储单元，其特征在于， 其中该第三介电层具有满足下列条件之一1)小于或等于3 5A的一厚度，或者(2)介于l 5A至3 5A的一厚度。
15.如权利要求1所述的存储单元，其特征在于， 其中该第二介电结构是具有介于4 OA至l 2 OA的一厚度
16. 一种用于制造存储单元的方法，其特征在于，该方法包括形成一半导体沟道区，该半导体沟道区具有一沟道表面，该沟道表面具有 一 面积A 1 ，该面积A 1包括第一区于该沟道表面上形成一第一介电结构；于该第一介电结构上形成一介电电荷捕获结构；于该介电电荷捕获结构上形成一第二介电结构；以及形成一传导层，该传导层具有 一 面积.A 2该面积A2包括于该第二介电结构上的一第二区，使得该面积A2与该面积Al的该比值大于或等于1 . 2 。
17.如权利要求1 6所述的用于制造存储单元的方法，其特征在于，其中该沟道表面的该第区或该传导表面的该第二区沿该沟道宽度方向的截面为环状。
18.如权利要求1 6所述的用于制造存储单元的方法，其特征在于，其中该沟道表面的该第区或该传导表面的该第二区沿该沟道宽度方向的截面为一小于36 0的弧形。
19.如权利要求1 6所述的用于制造存储单元的方法，其特征在于，其中该第一介电层且 ,、有带隙隧穿势垒结构。
20.如权利要求1 9所述的用于制造存储单元的方法，其特征在于，其中形成该第一介电结构的该步骤包括形成一第一介电层，该第一介电层具有一空穴隧穿势垒高度；于该第一介电层上形成一第二介电层，该第介电层具有一空穴隧穿势垒高度，该空穴隧穿势垒高度小于该第一介电层的一空穴隧穿势垒高度■以及于该第二介电层上形成一第三介电层，该第二介电层具有一空穴隧穿势垒高度，该空穴隧穿势垒高度大于该第二介电层的一空穴隧穿势垒高度。
21.如权利要求2 0所述的用于制造存储单元的方法，其特征在于，其中该第一介电层具有满足下列条件之C1)介于5A至2 0A的一厚度，或者C2)小于或等于2 OA的一厚度，或者3)小于或等于l 5A的一厚度。
22.如权利要求2 0所述的用于制造存储单元的方法，其特征在于，其中该第二介电层具有辆足下列条件之c)小于或等于2 OA的一厚度，或者c2)介于i oA至2 OA的一厚度。
23.如权利要求2 0所述的用于制造存储单元的方法其特征在于，其中该第三介电层具有满足下列条件之c)1 5A至3 5A的一厚度，或者(2)小于或等于3 5A的一厚度。
24.如权利要求1 6所述的用于制造存储单元的方法，其特征在于，其中介于该沟道表面及该传导 表面的该结构具有一有效氧化厚度，且该沟道表面的 该第 一 区具有 一 小于该有效氧化厚度的平均半径。
25. —种制造存储单元的方法，其特征在于，该 方法包括于一半导体衬底的表面形成一硬掩模层；蚀刻该硬掩模层及该半导体衬底以定义出 一 半导 体材料的鳍片及暴露出邻近于该鳍片的该半导体衬底 的表面，其中该硬掩模层留置于该鳍片上 ，形成 一 沟道表面，该沟道表面具有 一 面积A 1 ，该 面积Al包括于该鳍片的一第一区，该第一区是由氧化片的-1部分所形成；移除该硬掩模层蚀刻以露出该鳍片的该沟道表面于该沟道表面上形成 一 第 一 介电结构 ，于该第一介电结构上形成 一 介电电荷捕获结构于该介电电荷捕获结构上形成一第二介电结构形成传导层，该传导层具有面积A 2 ，该iA 2包括于该第二介电结构上的 一 第二区，以使该传导表面叠置于该介电电荷捕获结构及该沟道表面，使得该面积A 2与该面积A 1的该比值大于或等于1 . 2 ;以及 由于该半导体衬底植入掺杂物形成 一 源极区及一漏极区，由此以 一 沟道区分隔该源极区及该漏极区，且该沟道区包括该沟道表面。
26.如权利要求2 5所述的制造存储单元的方法，苴 z 、特征在于，其中介于该沟道表面及该传导表面的该结构是具有 一 有效氧化厚度，且该沟道表面的该第区是具有 一 小于该有效氧化厚度的平均半径。
27.—种存储装置，其特征在于，包括:阵列包括多个存储单元，且该阵列是位于一半导体衬底上；该多个存储单元包括一半导体沟道区，有一面积A1 ,,该面积A1包括一第一区， 一第一介电结构位于该沟道表面上， 一介电电荷捕获结构位于该第一介电幺±构上， 一第二介电结构位于该介电电荷捕获结构上，一传导层具有 一 传导表面，该传导表面有一面积A，该面积A 2包括于该第二介电结构上的一——■区，该传导表面是叠置于该介电电荷捕获结及该沟道区的该沟道表面，且该面积A 2与该面积A 1的比值大于或等于1 . 2 ;以及偏压配置状态器，该偏压配置状态器应用偏压配置于该些存储单元以进行编程及应用偏压配置于该胜存储单元以进行擦除，其中用以编程的该偏压配置 包括—■正电压，该传导层及至少—■该沟道区间員有该正电压，以使该源极区及该漏极区足以诱导电子隧穿通过该介电结构进入该介电电荷捕获结构，其中用以擦除的该偏压配置包括负电压，该传导层及至少—该沟道区间員有该负电压，以使该源极区及该漏极区足以诱导空穴隧穿通过该介电结构进入该介电电荷捕获结构。
全文摘要
一存储单元包括以半导体沟道区所分隔的源极区及漏极区，沟道区是具有面积A1的一沟道表面且包括一第一区，一第一介电结构是位于此沟道表面上，一介电电荷捕获结构是位于第一介电结构上，一第二介电结构是位于介电电荷捕获结构上，一传导层具有一传导表面，此传导表面具有面积A2，传导表面是叠置于介电电荷捕获结构及沟道区的沟道表面，且面积A2与面积A1的比值是大于或等于1.2，以上一并描述于其装置及制造方法之内。
文档编号H01L29/792GK101174654SQ200710168219
公开日2008年5月7日 申请日期2007年10月31日 优先权日2006年11月1日
发明者吕函庭, 徐子轩 申请人:旺宏电子股份有限公司