专利名称：制造半导体器件中定位塞接触的方法
技术领域：
本发明涉及一种制造半导体器件的方法，更具体而言，涉及一 种制造包括定位塞接触(landing plug contact)的半导体器件的方 法。
背景技术：
在半导体制造工艺中已应用定位塞接触(LPC)技术，以改进 集成规模。定位塞接触通常形成为沟槽型或条型结构。条型定位塞 接触用于0.16 n m ~ 60nm级的高度集成的半导体器件中。条型定位塞接触通常需要利用后续化学机械抛光(CMP)工艺 来实施隔离过程。因此，在自对准接触(SAC)工艺中所需的栅极 硬掩模的厚度变大。用于限定60nm级半导体器件的栅极硬掩模的厚度约为2200A 或更大。增加栅极硬掩模的厚度以制造小于60nm级的器件。因此， 实质上增加纵横比。由于通常需要具有高纵横比的接触限定能力， 因此难以确保稳定的动态随机存取存储器(DRAM)制造过程。而 且，因为形成这种接触包括实施产生大量聚合物的SAC工艺，因 此所述工艺由于蚀刻目标的尺寸的增大而甚至变得更加困难。前述限制也发生在利用SAC工艺的位线接触工艺或储存节点 接触工艺期间。发明内容本发明的实施方案涉及制造半导体器件的方法，其可限制蚀刻 目标尺寸的增大，否则该蚀刻目标尺寸的增加可能在利用自对准接 触工艺的接触形成过程中由高纵横比而引起。根据本发明的一个方面，提供一种制造半导体器件的方法，包括在包括多个图案的半成品衬底上形成蚀刻阻挡层；在所述蚀刻 阻挡层上形成绝缘层；平坦化所述绝缘层；使部分平坦化的绝缘层 凹陷；在凹陷和平坦化的绝缘层上形成硬掩模图案；蚀刻凹陷的绝 缘层以形成接触孔；蚀刻在接触孔底部上形成的蚀刻阻挡层；以及 在所述接触孔中形成塞接触。
图1A 1G说明根据本发明的第一实施方案的制造半导体器件 的方法的横截面图；图2A~2I说明根据本发明的第二实施方案的制造半导体器件的方法的横截面图。 具体实施方案本发明的实施方案涉及在半导体器件中制造定位塞接触的方 法。根据本发明的实施方案，在定位塞接触蚀刻过程中所需的绝缘 层的厚度减小。此减小的厚度允许减小纵横比，从而产生尺寸减小 的蚀刻目标并防止器件中所不希望的事件，如未打开事件(not-叩en event )。此外，绝缘层的尺寸减小的蚀刻目标减少自对准接触(SAC) 蚀刻工艺期间栅极硬掩模的损失。因此，可额外降低栅极硬掩模的 高度，并因此可降低栅极图案的高度。此外，可省略用于形成如氧氮化硅(SiON)层和等离子体增强 原硅酸四乙酯(PETEOS)层的附加绝缘层的过程。通常形成这些 层用于在利用非晶碳硬掩模时进行图案化。因此，可简化该过程。图1A 1G说明根据本发明的第一实施方案的制造半导体器件 的方法过程中的半导体器件的横截面图。参考图1A，在衬底11上形成多个栅极图案。此时，栅极图案 形成为线型结构，每一结构包括栅极氧化物层12、栅电极13和栅 极硬掩模14。栅电极13可包括多晶硅或由多晶硅和钨构成的堆叠 结构。栅极硬掩模14包括基于氮化物的层。在所得结构上形成蚀刻阻挡层15。蚀刻阻挡层15包括基于氮 化物的层。在利用自对准接触(SAC)蚀刻工艺的后续定位塞接触 蚀刻过程中，蚀刻阻挡层15用作蚀刻屏障。因此，用于作为蚀刻 阻挡层15的基于氮化物的层可被称为"LPC氮化物层"。在蚀刻阻挡层15上形成抛光绝缘层(ILD ) 16以填充栅极图案 间的间隙。通过在绝缘层上实施化学机械抛光(CMP)工艺以形成 抛光绝缘层16。CMP工艺在栅极图案的上部停止。此工艺称为"ILD CMP工艺"。例如，CMP工艺在蚀刻阻挡层15的表面停止。当抛 光蚀刻阻挡层15时，CMP工艺在栅极硬掩模14停止。抛光绝缘 层16包括基于氧化物的材料。例如，抛光绝缘层16包括硼磷硅酸 盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)或原硅酸四乙酯(TEOS)。参考图1B,以栅极图案的上部和侧壁部从衬底结构突出的方式 来使部分抛光绝缘层16凹陷。使抛光的绝缘层16凹陷的蚀刻工艺 包括实施湿蚀刻工艺或干蚀刻工艺。利用稀氟化氢(HF)溶液或 緩冲氧化物蚀刻剂(BOE)原位或移位实施湿蚀刻工艺。所述稀 HF溶液包括HF和水(H20 )。所述BOE包括HF和NH4F。由于 抛光绝缘层16包括基于氧化物的层，因此利用可蚀刻氧化物的气 体来实施干蚀刻工艺。例如，干蚀刻工艺使用包括四氟甲烷(CF4) 和氧(02)的气体。抛光绝缘层16的剩余部分称为剩余绝缘层16A。剩余绝缘层 16A保留在栅极图案之间，具有特定高度"H1"。剩余绝缘层16A 的高度"HI"大于栅电极13和栅极硬掩模14之间的接触表面的高 度。即，剩余绝缘层16A剩余的厚度大于在实施后续CMP工艺以 形成后续定位塞之后所得到的厚度。剩余绝缘层16A保留该厚度， 以使在实施形成定位塞的CMP工艺之后，不会发生相邻定位塞之 间的短路。通过前述用于使绝缘层16凹陷的蚀刻工艺减小在后续SAC蚀 刻工艺过程中待蚀刻的剩余绝缘层16A的蚀刻目标。因此，可不必 增加栅极硬掩模14的厚度。更详细而言，考虑到通常在定位塞接 触形成过程中发生的栅极硬掩模的损失，在实施定位塞接触形成过 程之前通常形成具有足够大厚度的栅极硬掩模。然而，如果减小绝 缘层的蚀刻目标，则可不必增加栅极硬掩模的厚度。参考图1C，形成硬掩模17以填充由栅极图案之间的剩余绝缘 层16A所产生的间隙。硬掩模17包括在氮化物和氧化物之间具有 足够选择性的材料。例如，硬掩模17包括非晶碳或包含硅(Si)的 光刻胶层。当硬掩模17包括非晶碳层时，可在非晶碳层上形成具 有蚀刻选择性的氧氮化硅(SiON)层。而且，可在非晶碳层上形成 基于氧化物的层取代SiON层。该基于氧化物的层可包括TEOS层。形成将在后续定位塞接触蚀刻过程中使用的硬掩模17。因此， 硬掩模17可被称为"LPC硬掩模"。同时，当在硬掩模17的上部 不均匀时，为了均匀性可进一步形成平坦的有机底部抗反射涂层 (OBARC )。参考图1D，在硬掩模17上形成光刻胶层。实施利用光掩模的 曝光和显影工艺以形成光刻胶图案18。光刻胶图案18被称为LPC 掩模，并且是限定条型或沟槽型接触孔的掩模。例如，光刻胶图案 18为条型接触掩模。利用光刻胶图案18实施定位塞接触蚀刻过程。定位塞接触蚀刻 过程应用如上所述的SAC蚀刻方法。定位塞接触蚀刻过程包括蚀 刻硬掩模17。此时，在氮化物和氧化物之间具有足够选择性的蚀刻 条件下蚀刻硬掩模17。因此，蚀刻在栅极图案之间形成的部分硬掩 模17。因此，形成镜像反映(mirroring)光刻胶图案18的形状的硬 掩模图案17A。在蚀刻硬掩模17时移除部分光刻胶图案18。光刻
胶图案18的剩余部分被称为剩余光刻胶图案18A。参考图1E，蚀刻在栅极图案之间的部分剩余绝缘层16A。由于 通过实施用于使图IB中绝缘层16凹陷的蚀刻过程而预先降低剩余 绝缘层16A的高度，因此蚀刻目标减小。因此，移除部分剩余绝缘 层16A变得更容易。具体地，由于剩余绝缘层16A通过蚀刻过程 预先降低高度，因此诸如接触孔未打开事件等所不期望的事件不会 发生。附图标记16B是指绝缘图案16B。在蚀刻部分剩余绝缘层16A时移除剩余光刻胶图案18A。因此， 当蚀刻部分剩余绝缘层16A时，硬掩模图案17A用作蚀刻阻挡层。 部分剩余绝缘层16A的蚀刻在蚀刻阻挡层15停止。因此，通过上 述系列过程形成接触孔100。参考图1F，移除硬掩模图案17A。此时，因为硬掩模图案17A 包括具有类似光刻胶特性的非晶碳，因此容易通过利用氧气的移除 过程来移除硬掩模图案17A。蚀刻部分蚀刻阻挡层15以暴露栅极图案之间的部分衬底11。 因此，将形成定位塞的接触孔100的底部表面，即部分衬底ll被 暴露。同时，利用回蚀刻工艺蚀刻所述蚀刻阻挡层15。附图标记 15A表示剩余的蚀刻阻挡层15A。参考图1G，形成导电层以填充栅极图案之间的间隙。实施回蚀 刻工艺或CMP工艺以形成定位塞接触19。定位塞接触19包括多 晶硅层。回蚀刻工艺或CMP工艺还移除部分栅极硬掩模14和绝缘 图案16B。由于已实施定位塞接触蚀刻过程，因此在回蚀刻工艺或 CMP工艺中可移除栅极硬掩模14。附图标记101表示在实施回蚀 刻工艺或CMP工艺之前绝缘图案16B和栅极图案的轮廓。附图标 记16C、 15B和14A分别表示已蚀刻的绝缘图案16C、已蚀刻的阻 挡层15B和已蚀刻的栅极硬掩模14A。根据第一实施方案，降低在定位塞接触蚀刻过程中所需的绝缘 层的厚度。此减小的厚度允许减小纵横比，从而产生尺寸减小的蚀
刻目标并防止器件中所不希望的事件，如未打开事件此夕卜，绝缘层已减小的蚀刻目标减少在SAC蚀刻工艺中栅极硬 掩模的损失。因此，可额外降低栅极硬掩模的高度，并因此可降低 栅极图案的高度。图2A~2I说明根据本发明的第二实施方案，在用于制造半导 体器件的方法过程中半导体器件的横截面图。参考图2A，在衬底21上形成多个栅极图案。此时，栅极图案 形成为线型结构，每一结构包括栅极氧化物层22、栅电极23和栅 极硬掩模24。栅电极23可包括多晶硅、由多晶硅和钨构成的堆叠 结构或由多晶硅和硅化钨构成的其它堆叠结构。栅极硬掩模24包 括基于氮化物的层。栅极硬掩模24也称为栅极硬掩模氮化物基层。在所得结构上形成蚀刻阻挡层25。蚀刻阻挡层25包括基于氮 化物的层。在利用自对准接触(SAC)蚀刻工艺的后续定位塞接触 蚀刻过程中，蚀刻阻挡层25用作蚀刻屏障。因此，用作蚀刻阻挡 层25的基于氮化物的层可被称为"LPC氮化物层"。在蚀刻阻挡层25上形成抛光绝缘层(ILD ) 26，以填充栅极图 案间的间隙。通过在绝缘层上实施化学机械抛光(CMP)工艺形成 抛光绝缘层26。 CMP工艺在栅极图案的上部停止。此工艺被称为 "ILD CMP工艺"。例如,CMP工艺在蚀刻阻挡层25的表面停止。 当抛光蚀刻阻挡层25时，CMP工艺在栅极硬掩模24停止。抛光 绝缘层26包括基于氧化物的材料。例如，抛光绝缘层26包括硼磷 硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)或原硅酸四乙酯 (TEOS)。 "ILDCMP工艺"应用浆料以暴露基于氮化物的材料， 所述浆料在基于氮化物的层(即蚀刻阻挡层25和栅极硬掩模24 ) 以及基于氧化物的层(即抛光绝缘层26)之间具有选择性。参考图2B,以栅极图案的上部和侧壁部从衬底结构突出的方式 使部分抛光绝缘层26凹陷。使抛光绝缘层26凹陷的蚀刻过程包括 实施湿蚀刻工艺或干蚀刻工艺。利用稀氟化氢(HF)溶液或緩冲
氧化物蚀刻剂(BOE)原位或移位实施湿蚀刻工艺。稀HF溶液包 括HF和水(H20)。 BOE包含HF和NH4F。同时，虽然在应用湿 蚀刻工艺时栅极图案可能受损，但因为存在包括基于氮化物的层的 蚀刻阻挡层25，因此不会损伤栅极图案。在用于蚀刻氧化物的湿蚀 刻工艺中不会蚀刻掉基于氮化物的层。由于抛光绝缘层26包括基 于氧化物的层，因此利用可以高选择性蚀刻氧化物的气体来实施干蚀刻工艺。例如，干蚀刻工艺利用包括四氟甲烷(CF4)和氧气(02)的气体。抛光绝缘层26的剩余部分称为剩余绝缘层26A。剩余绝缘层 26A保留在栅极图案之间，具有特定高度"H2"。剩余绝缘层26A 的高度"H2"大于栅电极23和栅极硬掩模24之间的接触表面的高 度。也就是，剩余绝缘层26A剩余的厚度大于实施后续CMP工艺 以形成后续定位塞之后所得到的厚度。剩余绝缘层26A保留此厚 度，使得在实施形成定位塞的CMP工艺后，不会发生相邻定位塞 之间的短路。通过前述用于使绝缘层26凹陷的蚀刻工艺减小在后续SAC蚀 刻工艺中待蚀刻的剩余绝缘层26A的蚀刻目标。因此，可不必增加 栅极硬掩模24的厚度。更详细而言，考虑到通常在定位塞接触形 成过程中发生的栅极硬掩模的损失，在实施定位塞接触形成过程之 前通常形成厚度足够大的栅极硬掩模。因此，通常导致厚度增加。 然而，如果绝缘层的蚀刻目标减小，则可不必增加栅极硬掩模的厚 度。参考图2C，形成第一硬掩模27A以填充由栅极图案之间的剩 余绝缘层26A所产生的间隙。此时，第一硬掩模27A包括在包含 基于氮化物的层的栅极硬掩模24和蚀刻阻挡层25以及包含基于氧 化物的层的剩余绝缘层26A之间具有足够选择性的材料。例如，第 一硬掩模27A可包括非晶碳或旋涂碳(SOC) (spin on carbon )。
第一硬掩模27A包括含碳的材料。因此，第一硬掩模27A在氧化 物和氮化物之间得到充分的选择性并因而可用作硬掩模。在第一硬掩模27A上形成第二硬掩模27B。第二硬掩模27B包 括含有硅(Si)的有机物。例如，第二硬掩模27B包括含有硅的光 刻胶层。所述包括硅的光刻胶层用作抗反射涂层和硬掩模。而且， 和一般光刻胶层不同，由于包括硅，因此可得到选择性提高效应。包含硅的光刻胶层具有充分的流体特性。因此，包含硅的光刻 胶层可减轻在第一硬掩模27A上产生的表面不均匀性，其中所述第 一硬掩模27A形成在第二硬掩模27B之下。此时，形成的第二硬 掩模27B的厚度为约200A~约1500A,以降低由第一硬掩模27A 的表面外形所产生的高度差。因此，当形成包括非晶碳的第一硬掩 模27A时，通常需要SiON或TEOS层，而当形成包括含有硅的光 刻胶层的第二硬掩模27B时，则不需要SiON或TEOS层。因此， 该过程被简化。可以利用典型光刻工艺的涂胶显影机(track apparatus)来形成 用作第二硬掩模27B的包括硅的光刻胶层。因此，可共同实施后续 有机底部抗反射涂层(OBARC)形成过程与掩蔽过程。因此，由第一硬掩模27A和第二硬掩模27B构成的硬掩模200 得到没有表面不均匀性的平坦化表面。硬掩模200作为后续定位塞 接触蚀刻过程中的硬掩模。因此，硬掩模200可被称为"LPC硬掩 模"。参考图2D,在硬掩模200上形成光刻胶层。实施利用光掩模的 曝光和显影工艺以形成光刻胶图案28。光刻胶图案28被称为定位 塞接触掩模。由于硬掩模200的表面被平坦化，因此容易实施用于 形成光刻胶图案28的膝光工艺。同时，当硬掩模200上存在表面 不均匀性时，在形成光刻胶图案28之前，考虑到均匀性还可应用 OBARC层。参考图2E和2F，利用光刻胶图案28蚀刻硬掩模200。此时，
在氮化物与氧化物之间具有充分选择性的特定条件下蚀刻硬掩模200，使得在栅极图案之间形成的部分硬掩模200被蚀刻。因此， 形成镜像反映光刻胶图案28形状的硬掩模图案200B (图2F)。更详细而言，在蚀刻硬掩模200的第二硬掩模27B时移除部分 光刻胶图案28。附图标记28A、 27B1和200A分别表示剩余光刻胶 图案28A、蚀刻的第二硬掩模27B1和蚀刻的硬掩模200A。在蚀刻 第一硬掩模27A时移除剩余光刻胶图案28A。而且，在蚀刻第一硬 掩模27A时移除部分已蚀刻的第二硬掩模27Bl。附图标记27B2 和27A1分别表示剩余第二硬掩模27B2和剩余第一硬掩模27Al。参考图2G，在通过蚀刻硬掩模200形成硬掩模图案200B之后， 蚀刻剩余绝缘层26A。也就是，蚀刻栅极图案之间形成的部分剩余 绝缘层26A。由于通过实施使图2B中的绝缘层26凹陷的蚀刻过程 而预先降低剩余绝缘层26A的高度，因此蚀刻目标变得较小。因此， 移除剩余绝缘层26A变得更容易。具体地，由于通过蚀刻过程而预 先降低剩余绝缘层26A的高度，因此不会发生诸如接触孔未打开事 件等所不希望的事件。附图标记26B表示绝缘图案26B。即使在蚀刻剩余绝缘层26A时移除剩余第二硬掩模27B2，剩 余第一硬掩模27A1仍可起蚀刻阻挡层的作用。虚线代表剩余第二 硬掩模27B2的移除。剩余绝缘层26A的蚀刻在蚀刻阻挡层25停 止。因此，通过前述一系列过程形成接触孔201。参考图2H，移除硬掩模图案200B的剩余部分。例如，移除剩 余第一硬掩模27A1。此时，因为剩余第一硬掩模图案27A1包括具 有类似光刻胶特性的非晶碳，因此容易通过利用氧气的移除过程来 移除剩余第一硬掩模图案27Al。即使保留所述剩余第二硬掩模 27B2,因为剩余第二硬掩模27B2包括光刻胶，因此还是容易通过 氧移除剩余第二硬掩模27B2。选择性蚀刻所述蚀刻阻挡层25以暴露在栅极图案之间的部分 衬底21。因此，将形成定位塞的接触孔201的底部表面(即部分衬
底21)被暴露。同时，利用回蚀刻工艺蚀刻所述蚀刻阻挡层25。 附图标记25A表示剩余蚀刻阻挡层25A。参考图21，形成导电层以填充栅极图案之间的间隙。实施回蚀 刻工艺或CMP工艺以形成定位塞接触29。定位塞接触29包括多 晶硅层。回蚀刻工艺或CMP工艺还移除部分栅极硬掩模24和绝缘 图案26B。由于已实施定位塞接触蚀刻过程，因此在回蚀刻工艺或 CMP工艺中可移除栅极硬掩模24。附图标记202表示在实施回蚀 刻工艺或CMP工艺之前的绝缘图案26B和栅极图案的轮廓。附图 标记26C、 25B和24A分别表示已蚀刻的绝缘图案26C、已蚀刻的 蚀刻阻挡层25B和已蚀刻的栅极硬掩模24A。根据第二实施方案，降低在定位塞接触蚀刻过程中所需的绝缘层的厚度。此减小的厚度允许减小纵横比，从而产生尺寸减小的蚀 刻目标并防止器件中所不希望的事件，如未打开事件。此夕卜，绝缘层已减小的蚀刻目标减少在SAC蚀刻工艺中栅极硬 掩模的损失。因此，可另外降低栅极硬掩模的高度，并因此可降低 栅极图案的高度。而且，第二实施方案省略诸如SiON层和等离子体增强的原硅 酸四乙酯(PETEOS)层的附加绝缘层的形成过程，不同于需要用 于形成附加绝缘层的形成过程的第一实施方案。通常形成这些层用 于在利用非晶碳硬掩模时进行图案化。因此，可简化该过程。而且， 第二实施方案利用具有充分流体特性的包含硅的光刻胶层作为第 二硬掩模。因此，形成硬掩模结构，其可緩和由使绝缘层凹陷的蚀 刻过程所产生的表面不均匀性。同时，在第一实施方案中，具有足够台阶覆盖特性的非晶碳用 作硬掩模，从而镜像反映由凹陷绝缘层所产生的高度差异。因此， 实施后续光刻工艺是困难的。然而，在第二实施方案中，附加应用 具有充分流体特性的第二硬掩模以緩和由凹陷绝缘层所产生的高 度差异。 本发明的实施方案可应用于已知类似于定位塞接触工艺的位线接触或储存节点接触工艺。尽管参考具体实施方案描述了本发明，但是本领域技术人员应该理解，在不背离所附权利要求中所公开的本发明的范围和精神的情况 下，可进行各种变化和修改。
权利要求
1.一种制造半导体器件的方法，包括在包括多个图案的半成品衬底上形成蚀刻阻挡层；在所述蚀刻阻挡层上形成绝缘层；平坦化所述绝缘层；使部分所述平坦化的绝缘层凹陷；在所述凹陷和平坦化的绝缘层上形成硬掩模图案；蚀刻所述凹陷的绝缘层以形成接触孔；蚀刻在所述接触孔的底部上形成的蚀刻阻挡层；和在所述接触孔中形成塞接触。
2. 根据权利要求l所述的方法，其中所述硬掩模图案包括具有流体特 性的材料，并且其中蚀刻所述凹陷的绝缘层以形成所述接触孔包括利 用自对准接触(SAC)蚀刻工艺。
3. 根据权利要求l所述的方法，其中形成所述硬掩模图案包括在所述凹陷和平坦化的绝缘层上形成第一硬掩模；在所述第一硬掩模上形成第二硬掩模，所述第二硬掩模具有流体 特性；在所述第二硬掩模上形成光刻胶图案； 蚀刻所述第二硬^^;和 蚀刻所述第一硬掩模。
4. 根据权利要求3所述的方法，其中所述第一硬掩模包含对所述绝缘 层具有选择性的材料，以及所述第二硬掩模包含含有硅的有机物。
5. 根据权利要求4所述的方法，其中所述第一硬掩模包含非晶碳或旋 涂碳。
6. 根据权利要求4所述的方法，其中所述第二硬掩模包含含有硅的光刻胶层。
7. 根据权利要求6所述的方法,其中所述第二硬掩模形成为约200A ~ 约1500A的厚度。
8. 根据权利要求l所述的方法，其中所述凹陷的绝缘层的高度大于栅 电极和栅极硬掩模之间的接触表面的高度。
9. 根据权利要求l所述的方法，其中当形成塞接触时，所述凹陷的绝 缘层的高度大于所述剩余绝缘层的高度。
10. 根据权利要求l所述的方法，其中使部分所述平坦化的绝缘层凹 陷包括实施湿蚀刻或干蚀刻工艺。
11. 根据权利要求l所述的方法，还包括在蚀刻形成在所述接触孔的 底部上的所述蚀刻阻挡层之前，移除在形成所述接触孔之后剩余的所 述硬掩模图案。
12. 根据权利要求l所述的方法，其中形成所述塞接触包括 在所述衬底结构上形成填充所述接触孔的导电层；和 移除部分所述导电层以形成互相隔离的定位塞接触。
13. 根据权利要求12所述的方法，其中所述导电层包含多晶硅。
14. 根据权利要求12所述的方法，其中移除部分所述导电层包括实施 回蚀刻工艺或化学;^抛光(CMP)工艺。
15. 根据权利要求12所述的方法，其中所述塞接触选自定位塞接触、 位线接触和储存节点接触。
16. 根据权利要求l所述的方法，其中所述蚀刻阻挡层包括基于氮化 物的层，所述绝缘层包括基于氧化物的层，以及所述图案包括含有栅 极硬掩模氮化物基的层的栅极图案。
17. 根据权利要求16所述的方法，其中使部分所述平坦化的绝缘层凹 陷包括利用稀氟化氢(HF)溶液或緩冲氧化蚀刻剂(BOE)以原位或 移位方式使部分所述平坦化的绝缘层凹陷。
全文摘要
本发明涉及制造半导体器件中定位塞接触的方法。一种制造半导体器件的方法包括在包括多个图案的半成品衬底上形成蚀刻阻挡层；在所述蚀刻阻挡层上形成绝缘层；平坦化所述绝缘层；使部分平坦化的绝缘层凹陷；在所述凹陷和平坦化的绝缘层上形成硬掩模图案；蚀刻所述凹陷的绝缘层以形成接触孔；蚀刻在所述接触孔的底部上形成的蚀刻阻挡层；以及在接触孔中形成接触塞。
文档编号H01L21/768GK101211823SQ200710182038
公开日2008年7月2日 申请日期2007年10月24日 优先权日2006年12月27日
发明者李在煐, 李敏硕 申请人:海力士半导体有限公司