专利名称：半导体装置的制造方法及影像感测装置的制作方法
技术领域：
本发明涉及一种半导体技术，特别涉及一种半导体装置的制造方法及影 像感测装置。
背景技术：
在半导体技术中，影像感测器包含多个感测元件或像素，其形成于半导 体衬底上。感测元件用于感测投射至半导体衬底的光量。感测元件可形成于 衬底的前侧，且光线可投射至衬底的前侧或背侧进而抵达感测元件。然而， 当光线对准感测元件(因而产生电子信号)时，可能会延展到其他感测元件，造成串扰(crosstalk)。因此有必要改善影像感测器和/或其所对应的衬底。 发明内容有鉴于此，本发明的目的在于提供一种半导体装置的制造方法及影像感 测装置，以改善串扰问题。根据上述的目的，本发明提供一种半导体装置的制造方法，包括提供具 有第一导电型的半导体衬底。在半导体衬底中形成多个感测元件。在感测元 件之间形成隔离部件。使用至少两种不同注入能量来进行离子注入，以在大 体位于隔离部件下方形成具有第一导电型的掺杂区。如上所述的半导体装置的制造方法，其中形成该隔离部件的步骤包括以 下步骤蚀刻该半导体衬底，以形成隔离沟槽；以及在该隔离沟槽中填入介 电材料。如上所述的半导体装置的制造方法，还包括以下步骤在该半导体衬底 上形成氧化层；以及对该氧化层实施退火工艺。如上所述的半导体装置的制造方法，其中在该隔离沟槽中填入该介电材 料之前，进行该离子注入而形成该掺杂区。如上所述的半导体装置的制造方法，其中在该隔离沟槽中填入该介电材料之后，进行该离子注入而形成该掺杂区。如上所述的半导体装置的制造方法，其中该掺杂区的浓度在lxl0"原子/cr^至lxlO"原子/cn^的范围。又根据上述的目的，本发明提供一种影像感测装置，包括具有第一导电型的半导体衬底、形成于半导体衬底中的多个感测元件、设置于感测元件 之间的隔离区、以及具有第一导电型且大体位于该隔离区下方的掺杂区，其中掺杂区的深度大于1微米(pm)。如上所述的影像感测装置，其中该掺杂区的深度大于所述多个影像感测 元件的两倍深度。如上所述的影像感测装置，其中该掺杂区的宽度大于该隔离区的下半部 或上半部的宽度。如上所述的的影像感测装置，其中该掺杂区的浓度在lxlO"原子/cn^至 lxlO"原子/cm3的范围。又根据上述的目的，本发明提供一种影像感测装置，包括具有第一导 电型的半导体衬底、形成于半导体衬底中的多个感测元件、设置于感测元件 之间的隔离区、以及具有第一导电型且大体位于该隔离区下方的掺杂区，其 中掺杂区的深度大于隔离区的深度。又根据上述的目的，本发明提供一种影像感测装置，包括具有第一导电型的半导体衬底、形成于半导体衬底中的多个感测元件、设置于感测元件 之间的隔离区、以及具有第一导电型且大体位于该隔离区下方的掺杂区，其 中掺杂区的深度大于影像感测元件的两倍深度。
图1示出根据本发明实施例的影像感测装置； 图2示出图1中影像感测装置的剖面示意图； 图3示出对图2中影像感测装置进行离子注入的剖面示意图 图4示出根据本发明第一实施例的使用离子注入降低影像感 扰的流程图；图5示出根据本发明第二实施例的使用离子注入降低影像感 扰的流程图；测装置中串 测装置中串图6示出根据本发明第二实施例所形成的影像感测装置的剖面示意图；及图7示出串扰与掺杂区深度的关系曲线图。 其中，附图标记说明如下100 半导体装置；110 半导体衬底；115 前表面；117~光线；120~感测 元件；125 隔离部件；130 隔离沟槽；140 氧化层；150 P型掺杂物；160~掺杂区；170 第二半导体衬底;200、 220、 240、 260、 280、 300、 320、 360、 380、 400、 420、 440、 460、 480 步骤；600 曲线图；620 X轴；640 Y轴； dl、 d2、 d3 深度；wl、 w2、 w3 宽度。
具体实施方式
以下提供许多不同的实施例或范例以说明本发明的使用。以下的说明以 特定的部件及配置作为范例，以简化本发明的说明。因此，说明仅作为范例， 并非用以局限本发明的范围。再者，内文中第一部件形成于第二部件上的意 思包含这两个部件直接接触，同时也可能表示有额外的部件形成于第一部件 与第二部件的中间，使得第一部件与第二部件并非直接接触。请参照图l，半导体装置IOO包括半导体衬底110。衬底IIO包括结晶硅。 衬底100可包括不同的P型掺杂区和/或N型掺杂区的配置，并耦接形成不 同的装置及功能部件。所有的掺杂可通过在不同的步骤及技术中使用离子注 入或扩散来实施。衬底110可包括其他部件，例如外延(epi)层、绝缘层上 半导体(semiconductor on insulator, SOI)结构或其组合。半导体装置100包括感测元件120 (也称为像素)，其形成于半导体 衬底110中和/或前表面115上。在一实施例中，感测元件120设置于前表面 115上，且延伸至半导体衬底110中。每一感测元件120包括光感测区(称 为影像感测区)，其可为通过扩散或离子注入而形成于半导体衬底110中的 具有N型或P型掺杂物的掺杂区。光感测区的掺杂浓度在10"至10"原子/cm3 的范围。光感测区占了感测元件10%至80%的表面积，可用于接收来自成像 物体的放射线(例如光线)。感测元件120包括光电晶体管、光电二极管、 互补式金属氧化物体半导体 (complimentary metal-oxide-semiconductor, CMOS)影像感测器、电荷耦合器件(charge-coupled device, CCD)感测器、6有源式(active)感测器、无源式(passive)感测器、和/或其他扩散或形成 于衬底110中的装置。在CMOS影像感测器中，像素包括光电二极管及至少 一个晶体管。感测元件120本身包括传统式和/或未来开发出的影像感测装置。
在本实施例中，半导体装置100包括排列成阵列的多个感测元件120。 这些感测元件120可设计成具有不同的感测类型。举例而言， 一群感测元件 可为CMOS感测器，而另一群为无源式感测器。再者，感测元件120可包括 彩色影像感测器和/或单色(monochromatic)影像感测器。装置100被设计 成在操作期间，接收来自半导体衬底100的背表面的光线117，用以达到防 止前侧物体(例如栅极部件或金属部件)阻碍光学路径以及使曝露于发射光 的光感测区最大化等设计需求。衬底110可相对薄化，使光线能直接穿过其 背表面，进而有效地到达感测元件120。
以下配合图2说明图1的影像感测装置剖面示意图。在本实施例中，半 导体衬底110具有第一导电型，例如P型(即可为P型衬底)。在其他实施 例中，半导体衬底110可具有第二导电型，因此例如可为N型衬底。另外， 半导体衬底110可包括不同的掺杂区，每一区为N型或P型，例如N阱或P 阱。再者，在本实施例中，多个感测元件120为光电二极管，且它们是通过 将N型掺杂物注入P型衬底形成的。钉扎光电二极管(pinned photodiode) 可通过在N型光电二体的表面形成P型钉扎层来形成。
隔离部件125位于各个感测元件120之间。在本实施例中，隔离部件125 为填有介电材料的沟槽结构，例如浅沟槽隔离(shallow trench isolation, STI) 结构，就装置技术而言，其在35微米以下。再者，半导体装置100包括氧化 层140，氧化层140位于隔离部件125的侧壁处。氧化层140介于填有介电 材料的隔离部件125与半导体衬底110之间。
当光线投射于衬底110的前侧或背侧，进而到达感测元件120时，光线 可能会经由隔离部件125下方的半导体衬底110而从一个感测元件延展至另 一感测元件并引起串扰问题。再者，当感测元件的像素间距縮短时，像素之 间的串扰问题会更加严重。为了降低感测元件120之间的串扰，此处利用离 子注入技术在隔离部件125下方形成掺杂区。掺杂区可为第一型掺杂区，例 如P型掺杂区。掺杂区的深度优选为大于感测元件的深度。在本方法中，感测元件之间的串扰可有效地降低。
图3示出对图2中影像感测装置进行离子注入的剖面示意图。在一实施 例中，在隔离沟槽130上方进行离子注入，以在隔离沟槽130下方形成掺杂 区160。所进行的离子注入，其倾角可在0°至90°的范围。所进行的离子注入， 其施加的能量在400至1500KeV的范围，而优选为600至900KeV的范围。 通过施加不同能量值的离子注入，可获得具有不同深度的掺杂区160。较高 的能量值可提供较深的离子注入，例如，离子注入到掺杂区160的中心部位。 较低的能量值可提供较浅的离子注入，例如，离子注入到环绕隔离沟槽130 侧壁的掺杂区160。
由于本实施例的半导体衬底110为P型衬底，所以将P型掺杂物150例 如硼注入于隔离沟槽130下方以形成P型掺杂区。用于硼离子注入的剂量在 lxl(y2至lxl0"原子/cm2的范围，而优选为lxlO"至3xlO"原子/cm2的范围。 在离子注入之后，掺杂区160的浓度在lxlO"至lxl(T原子/cmS的范围。需 注意的是在其他实施例中，可使得掺杂区160具有较低的浓度，因为高浓度 的P型掺杂物会向外扩散，进而进入N型检测元件120，造成暗电流(dark current)及饱合电压(saturation voltage)下降。另一方面，可使得掺杂区160 具有较高的浓度，因为低浓度的掺杂物无法有效降低串扰。因此，本领域技 术人员可借助特定的装置来选择所需的掺杂物浓度。
感测元件120的深度dl通常在0.3至0.8微米的范围。为了有效降低各 感测元件120之间的串扰，掺杂区160的深度d2优选为大于感测元件120 的深度dl，举例而言，感测元件120具有0.5至1微米的接面深度，掺杂区 160的深度d2至少大于1微米或是感测元件120的深度dl的两倍。当深度 d2大于感测元件120的接面深度dl，掺杂区160可有效降低感测元件120 之间的串扰。
在上述范例中，感测元件120的深度dl指的是从半导体装置100的上表 面至感测元件120的下表面的距离。掺杂区160的深度d2指的是从半导体装 置100的上表面至半导体衬底110的背表面的距离。
另外，掺杂区160的深度d2优选为大于隔离沟槽130的深度d3。掺杂 区160的宽度wl宽于隔离沟槽130的上半部的宽度w2以及隔离沟槽130 的下半部的宽度w3。请参照图4，其示出根据本发明第一实施例的使用离子注入降低影像感
测装置中串扰的流程图。起始步骤200为提供衬底，其具有形成于内的多个 感测元件。接着，进行步骤220，图案化此衬底以形成隔离沟槽130。可使用 现有技术或是未来开发出的技术进行衬底图案化。 一范例为在衬底上形成光 致抗蚀剂层并通过光刻工艺进行图案化。之后，蚀刻衬底而形成隔离沟槽 130。在一实施利中，隔离沟槽130为浅沟槽隔离(STI)部件。
完成隔离沟槽130后，进行步骤240，在衬底110上形成氧化层140，氧 化层140顺沿着隔离沟槽130的侧壁。氧化层140可通过热工艺形成，例如 快速热退火(rapid thermal annealing, RTA)工艺。
进行步骤260，对半导体衬底IIO进行退火处理。进行步骤280，在隔离 沟槽130上方实施离子注入，以在隔离沟槽130下方形成掺杂区160。掺杂 区160可通过现有的注入方法形成。在一实施例中，以硼150作为掺杂物来 形成掺杂区，且注入的能量在400至1500KeV的范围，而倾角在0°至90°的 范围。硼150的剂量在1"012至lxlO"原子/cn^的范围。
进行步骤300，在隔离沟槽130中填入介电材料以形成浅沟槽隔离部件。 可采用高密度等离子体化学气相沉积(high density plasma chemical vapor deposition, HDPCVD)将介电材料填入隔离沟槽130。填入隔离沟槽130之 后，便完成隔离部件125的制作。进行步骤320，实施化学机械研磨(chemical mechanical polishing, CMP)，以平坦化衬底110，使得隔离部件125大体上 与半导体衬底110的前表面对齐。
请参照图5，其示出根据本发明第二实施例的使用离子注入降低影像感 测装置中串扰的流程图。起始步骤360为提供衬底，衬底内形成有多个感测 元件。接着，进行步骤380，图案化此衬底以形成隔离沟槽130。可使用现有 技术或是未来开发出的技术进行衬底图案化。 一范例为在衬底上形成光致抗 蚀剂层并通过光刻工艺进行图案化。之后，蚀刻衬底而形成隔离沟槽130。
完成隔离沟槽130后，进行步骤400，在衬底110上形成氧化层140，氧 化层140顺沿着隔离沟槽130的侧壁。氧化层140可通过热工艺例如RTA 来形成。接着进行步骤420，对氧化层140进行退火处理。进行步骤440，在 隔离沟槽130中填入介电材料以形成浅沟槽隔离部件。可采用HDPCVD将 介电材料填入隔离沟槽130。填入隔离沟槽130之后，便完成隔离部件的制作。进行步骤460，实施CMP，以平坦化衬底IIO，使得隔离部件大体上与 半导体衬底110的前表面对齐。
进行步骤480，在隔离沟槽130上方实施离子注入，以在隔离沟槽130 下方形成掺杂区160。掺杂区160可通过现有技术的注入方法形成。在一实 施例中，以硼作为掺杂物来形成掺杂区，且注入的能量在400至1500KeV的 范围，而倾角在0°至90°的范围。硼的剂量在lxlO^至lxlO"原子/cr^的范 围。
图6示出根据本发明第二实施例所形成的影像感测装置的剖面示意图。 在本实施例中，在离子注入前进行半导体装置100的隔离沟槽130的填充。 可采用现有技术的HDPCVD进行隔离沟槽130的填充。隔离沟槽130中可 填入适当的材料，例如介电材料、金属材料、非透明材料或其组合。完成隔 离沟槽130的填充之后，便完成隔离部件125的制作。接着实施CMP,以平 坦化衬底110，使得隔离部件125大体上与半导体衬底110的前表面对齐。
掺杂区160可通过现有技术的注入方法形成。在本实施例中，以硼150 作为掺杂物来形成掺杂区，且注入的能量在400至1500KeV的范围，而倾角 在6°至90°的范围。硼的剂量在1><1012至lxlO"原子/cr^的范围。通过施加 不同能量值的离子注入，可获得具有不同深度的掺杂区160。较高能量值可 提供较深的离子注入，例如，离子注入到掺杂区160的中心部位。较低能量 值可提供较浅的离子注入，例如，离子注入到环绕隔离沟槽130侧壁的掺杂 区160。
为了有效降低检测元件120之间的串扰，掺杂区160的深度d2优选为大 于感测元件120的深度dl。举例而言，感测元件120的深度dl约在0.3至 0.8微米的范围。掺杂区160的深度d2至少大于1微米或是感测元件120的 深度dl的两倍。当深度d2大于感测元件120的接面深度dl，掺杂区160可 有效降低感测元件120之间的串扰。在上述范例中，感测元件120的深度dl 指的是从半导体装置100的上表面至感测元件120的下表面的距离。掺杂区 160的深度d2指的是从半导体装置100的上表面至半导体衬底110的背表面 的距离。掺杂区160的深度d2优选为大于隔离沟槽130的深度d3。另外， 掺杂区160的宽度wl宽于隔离沟槽130的上半部的宽度w2以及隔离沟槽 130的下半部的宽度w3。
10除了半导体衬底110之外，半导体装置100可包括位于半导体衬底110 下方的第二半导体衬底170。第二半导体衬底170同样具有第一导电型，例 如P型。第二半导体衬底170的浓度高于半导体衬底110。举例而言，第二 半导体衬底170为重掺杂的P型衬底(P+)，而半导体衬底IIO为轻掺杂的 P型衬底(F)。
请参照图7，其示出串扰与掺杂区深度的关系曲线图。曲线图600包含 X轴620，其表示电子通过感测元件之间的数量。曲线图600也包含Y轴640， 其表示掺杂区的深度(微米)。如曲线图600所示，电子的数量随着掺杂区 的深度的增加而减少。换言之，较深的掺杂区可降低串扰量。在此范例中， 当掺杂区的深度大于1微米时，串扰量降低。因此，通过离子注入来形成掺 杂区160，即可降低感测元件之间的串扰量。
除了形成如浅沟槽隔离式的隔离部件之外，也可形成局部硅氧化(local oxidation of silicon, LOCOS)式的隔离部件。在上述工艺中，可沉积并图案 化氮化硅层，以做为氧化阻障层。蚀刻该氮化硅层，以容许进行热氧化成长。 在进行热氧化之后，去除氮化硅层以及下方的氧化层，以露出用以形成装置 的硅表面区。实施以在感测元件120之间形成掺杂区160的离子注入可在形 成LOCOS之后进行。另外，也可在形成阻障层之后热氧化成长之前进行上 述离子注入。
因此，本文提供一种影像感测半导体装置。该半导体装置包括多个感 测元件，形成于半导体衬底中；多个隔离区，形成于感测元件之间；以及多 个掺杂区，大体位于半导体衬底中的隔离区下方。
本文还提供一种影像感测半导体装置。该半导体装置包括衬底，具有 前表面及背表面；多个感测元件，形成于衬底的前表面；多个隔离区，水平 设置于感测元件之间；以及多个掺杂区，垂直设置于衬底中的隔离区的下方。
每一感测元件可选自CMOS影像感测器、CCD感测器、有源式像素感 测器、无源式像素感测器、及其组合。惨杂区的深度优选为大于感测元件的 深度。
本发明还提供一种半导体装置的制造方法。该方法包括以下步骤提供 半导体衬底；在半导体衬底中形成多个感测元件；在感测元件之间形成隔离 部件；以及进行离子注入，以在大体位于隔离部件下方形成多个掺杂区。形成隔离部件的步骤包括蚀刻衬底，以形成多个隔离沟槽以及在隔离 沟槽中填入介电材料。可采用等离子体蚀刻、湿蚀刻、或其组合进行该蚀刻 步骤。隔离沟槽的填充可采用HDPCVD。另外，在衬底上形成氧化层并对氧化层进行退火处理。退火处理可选自热退火(thermal annealing)、激光退火 (laserannealing)、或其组合。半导体装置的制造方法还包括在隔离沟槽的填充之前或之后进行衬底平 坦化。衬底的平坦化可采用CMP，使隔离部件的上表面对齐于半导体衬底的 上表面。虽然本发明己通过优选实施例公开如上，然而所公开的内容并非用以限 定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范 围内，应可作改动与修改，因此本发明的保护范围应以所附权利要求范围为准。
权利要求
1.一种半导体装置的制造方法，包括以下步骤提供半导体衬底，具有第一导电型；在该半导体衬底中形成多个感测元件；在所述多个感测元件之间形成隔离部件；以及使用至少两种不同注入能量来进行离子注入，以在大体位于该隔离部件的下方形成具有该第一导电型的掺杂区。
2. 如权利要求1所述的半导体装置的制造方法，其中形成该隔离部件的 步骤包括以下步骤蚀刻该半导体衬底，以形成隔离沟槽；以及 在该隔离沟槽中填入介电材料。
3. 如权利要求2所述的半导体装置的制造方法，还包括以下步骤 在该半导体衬底上形成氧化层；以及 对该氧化层实施退火工艺。
4. 如权利要求2所述的半导体装置的制造方法，其中在该隔离沟槽中填 入该介电材料之前，进行该离子注入而形成该掺杂区。
5. 如权利要求2所述的半导体装置的制造方法，其中在该隔离沟槽中填 入该介电材料之后，进行该离子注入而形成该掺杂区。
6. 如权利要求1所述的半导体装置的制造方法，其中该掺杂区的浓度在 lxl0"原子/cm3至lxl(T原子/cm3的范围。
7. —种影像感测装置，包括 半导体衬底，具有第一导电型； 多个感测元件，形成于该半导体衬底中； 隔离区，设置于所述多个感测元件之间；以及掺杂区，具有该第一导电型，大体位于该隔离区的下方，其中该掺杂区 的深度大于1微米。
8. 如权利要求7所述的影像感测装置，其中该掺杂区的深度大于所述多 个影像感测元件的两倍深度。
9. 如权利要求7所述的影像感测装置，其中该掺杂区的宽度大于该隔离区的下半部或上半部的宽度。
10. 如权利要求7所述的影像感测装置，其中该掺杂区的浓度在lx1015 原子/cr^至"1019原子/ 113的范围。
11. 一种影像感测装置，包括 半导体衬底，具有第一导电型； 多个感测元件，形成于该半导体衬底中； 隔离区，设置于所述多个感测元件之间；以及掺杂区，具有该第一导电型，大体位于该隔离区的下方，其中该掺杂区 的深度大于该隔离区的深度。
12. —种影像感测装置，包括 半导体衬底，具有第一导电型； 多个感测元件，形成于该半导体衬底中； 隔离区，设置于所述多个感测元件之间；以及惨杂区，具有该第一导电型，大体位于该隔离区下方，其中该掺杂区的 深度大于所述多个影像感测元件的两倍深度。
全文摘要
本发明公开一种半导体装置的制造方法及影像感测装置，该方法包括提供具有第一导电型的半导体衬底。在半导体衬底中形成多个感测元件。在感测元件之间形成隔离部件。使用至少两种不同注入能量来进行离子注入，以在大体位于隔离部件下方形成具有第一导电型的掺杂区。
文档编号H01L21/265GK101261957SQ20071018517
公开日2008年9月10日 申请日期2007年11月1日 优先权日2007年3月6日
发明者伍寿国, 刘人诚, 曾建贤, 许家豪, 许峰嘉, 郑庆鸿 申请人:台湾积体电路制造股份有限公司