具有双层钝化的晶体管及方法

专利名称：具有双层钝化的晶体管及方法
技术领域：
本发明一般涉及半导体器件，且更具体而言，涉及具有双层钝化 的半导体器件。
背景技术：
半导体(sc)器件，特别是晶体管通常对于从导体和互联至半导
体主体或衬底中的漏电流，和/或对于会扰乱临界器件区域中电势的 表面态很敏感。这两种效应都会使器件的操作恶化且会在同一器件中 发生。缓解一个问题所作的事情会对另一个问题有负面影响。这种效 应尤其会发生在缺少诸如硅一二氧化硅系统中可利用的自然钝化氧化 物的半导体上。会发生在除了硅以外的半导体上的另一个问题是其中 很多半导体对用于连续制造步骤之间的掩模对准的光波长基本上是透 明的。这些情形下，难以分辨设置在半导体或其他衬底上的对准标记 或特征，由此使得尤其以用于高速操作的精细尺寸制造这种器件更困 难且更昂贵。因此，需要能缓解或消除这种效应的改进的器件结构和 制造方法。
因此，期望提供一种改进的半导体器件，尤其是晶体管和晶体管 阵列，其中将衬底泄漏和表面态效应以及对准问题最小化，且其适合 于与各种类型iv、in-v、 n-vi族材料以及有机半导体化合物一起使用。 还期望所采用的这种方法、材料和结构与现代制造能力和材料相兼容 且不需要对可利用的制造工序进行实质改变或者对制造成本有大量的 增加。此外，结合附图以及前述的技术领域和背景技术，根据随后的 详细描述以及所附的权利要求，使本发明的其他期望特征和特性变得 显而易见。


下面将结合以下附图描述本发明，其中类似的附图标记表示类似 的元件，并且
图l一3是示出发生衬底漏电流(图1)、不利的表面态(图2) 和图3中的根据本发明第一实施例对其进行缓解的半导体器件的简化 示意性横截面图4示出了在具有和不具有通过图3中示出的本发明实施例提供 的改进的情况下，栅极漏电流与输出功率的曲线图5—14是根据本发明另一实施例在不同制造阶段中且示出进一 步细节的半导体器件的简化示意性横截面图；以及
图15是示出根据本发明又一实施例的制造半导体器件以及相关的
对准标记的方法的简化流程图。
具体实施例方式
以下的详细描述实质上仅是示意性的，且并非旨在限制本发明或 者本发明的应用和使用。此外，并非意指受到前述的技术领域、背景 技术、简要的发明内容或以下的详细描述中所介绍的任何明确或暗示 的理论的限制。
为了简单和清楚地描述，附图示出了构造的一般方式，且省略了 众所周知的特征和技术的描述和细节，以避免不必要地模糊本发明。 此外，在附图中的元件不必按比例画出。例如，在一些图中的一些元 件或区域的尺寸可以相对于同一或其他图中的其他元件或区域被放 大，以有助于加强对本发明实施例的理解。
说明书和权利要求中的术语"第一"、"第二"、"第三"、"第 四"等，如果有的话，可用于在相似元件之间进行区分且不必描述特 定顺序或时间顺序。应当理解，如此使用的术语在适当环境下可互换， 以使在此描述的本发明实施例例如能够以除了所示出或者在此另外描 述的顺序来使用。而且，术语"包含"、"含括"、"具有"及其任何变形都旨在覆盖非限制的包括，使得包括一系列元件的工艺、方法、 制品或装置不必限于这些元件，而是包括未明确列出或者这种工艺、 方法、制品或装置所固有的其他元件。在说明书和权利要求中的术语 "左"、"右"、"内"、"外"、"前"、"后"、"上"、"下"、 "顶部"、"底部"、"上方"、"下方"、"上面"、"下面"等， 如果有的话，用于描述相对位置且不必描述空间上的永久位置。应当 理解，在此描述的本发明的实施例例如可用于除了所示出的和在此另 外描述的方位之外的其他方位。如在此所使用的术语"耦合"定义为 以电或非电方式直接或间接连接。
为了便于说明且非旨在限制，针对高功率、高频率应用，使用GaN
半导体材料形成的晶体管描述本发明，但是这不是必须的且在此教导 的原理应用于适于以很多不同频率或时钟脉冲速度操作的宽范围的半
导体材料。其他适合的半导体材料的非限制性实例是SiC、 AlGaN、金
刚石和各种其他类型的iv、 ni-v、 n-vi化合物及其混合物以及有机半
导体。因此，虽然认为GaN是适合的半导体材料，但是本发明不限于 此。
图l一3是图1中示出了发生衬底漏电流、图2中示出了不利表面 态以及图3中示出了根据本发明第一实施例缓解了衬底泄漏和不利的 表面态的半导体器件31、 51、 61的简化示意性横截面图30、 50、 60。 图l一3中类似的附图标记用于识别类似的区域。由于器件31、 51、 61 具有很多共同元件，因此一起对其进行描述。器件31、 51、 61在位于 衬底32表面33上的半导体(SC) 34中形成。衬底32可以是蓝宝石、 Si、 SiC、金刚石、GaN、 A1N和各种其他一般难熔材料。期望衬底32 基本是绝缘的。该实例中，SC 34是GaN， III-V族化合物，但是也可
以使用其他类型iv、 m-v、 n-vi族和有机半导体材料。在sc34的上
部341中形成含有场效应器件31、 51、 61的台或岛35。在上部341中 的台35提供了器件与器件的隔离，而SC 34的下部342提供了过渡区， 使得在SC 34和衬底32之间的界面33处可以出现的晶体缺陷不会明显减损器件性能。在大部分情况下，上部341比下部342薄。使用本 领域中众所周知的技术将具有源极接触41的源极区40和具有漏极接 触43的漏极区42形成在SC 34的表面37上，这取决于针对SC 34所 选择的特定的一种(多种)材料。接触41、 43最好是选择金属或金属 合金以便结实地制造与SC 34的欧姆接触。栅极导体39在SC 34表面 37上的沟道区38上方形成。栅极导体39优选为与SC 34的肖特基接 触的材料，由此在沟道区38上方建立场效应器件31、 51、 61的栅极。 导电互联45将源极接触41电耦合到各种其他器件或元件(未示出)， 且漏极互联47将漏极接触43电耦合到各种其他器件或元件(未示出)。 栅极导体39也可以延伸到这样的其他元件或器件，使得器件31、 51 或61是耦合到结合垫的单个器件或者是形成复杂集成电路的一个器件 或大的器件阵列。
图1中，SC34的表面37通过例如SbN4的介质层36钝化。这种 情况下，在SC 34的上部341中的台35被形成之前施加介质层36。但 是，虽然介质层36覆盖和钝化了表面37，但是其没有覆盖台35的边 缘44;由此允许漏电流46从互联47流入到SC 34和衬底32中。这对 于高压器件会是特别麻烦的。图2中，SC34的表面37和边缘44通过 在形成台35之后施加的介质层49来被钝化。介质层49覆盖台35的 上表面37和边缘44以阻止漏电流46。但是，己经发现在形成台35的 工艺期间使表面37暴露会产生不期望的表面态，例如与沟道区38或 其他位置相邻的表面态52，这会引起DC至RF "电流塌溃"，这对器 件性能有负面影响。在图3中，通过在SC34的台35上提供两个钝化 层来缓解或避免衬底漏电流46和表面状态52的问题。该实施例中， 在蚀刻出台35之前施加类似于层36的第一钝化(例如介质)层56， 且在蚀刻出台35之后但是在形成各种金属接触以及与SC 34边缘44 交叠的互联之前施加类似于层49的第二钝化(例如介质)层59。Si3N4、 Si02、 SiOxNy、 A1N、 A1203及其组合或混合物都是两层钝化层的合适 介质材料，但是优选Si3N4。约200至2000埃范围内的厚度是有益的， 约50埃对于层36、 56、 49、 59是优选的。层56和59可包括相同或
9不同材料，这取决于设计者的需要以及针对该器件所选择的半导体材 料。
图4示出由轨迹73所表示的图1的器件31的栅极漏电流与由轨 迹75所表示的图3的器件61的栅极泄漏相比较的代表性数据作为RF 输出功率函数的曲线图70。两种情况下所使用的衬底都是蓝宝石。如 从数据可看出的，图3的器件61比图1的器件31具有明显更低的栅 极泄漏。
图5—14是根据本发明又一实施例在不同制造阶段80 — 89中且示 出了进一步细节的图3半导体器件61的简化示意性横截面图。在图5 的阶段SO中，提供例如蓝宝石、Si、 SiC、金刚石、GaN、 A1N或者各 种其他一般绝缘材料的衬底32。蓝宝石是合适的。半导体(SC) 34例 如通过金属有机化学气相沉积(MOCVD)或者分子束外延(MBE)形 成在衬底32的表面33上，对于GaN优选MOCVD。尽管这对于本发 明是不重要的，但是在生长GaN的SC 34之前在表面33上提供GaN 或AlGaN的成核层，以诱使SC 34形成晶体结构，可优选地是单晶。 SC 34具有的厚度有利地在约l至3微米范围内，可优选为约2至2.5 微米的范围内，但是也可以使用较薄或较厚的层。在图6的阶段81中， 例如通过化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、 蒸发、溅射或其他众所周知的技术施加第一钝化(例如绝缘介质)层 56。优选CVD，约200至500埃范围内的厚度是有利的且约500埃是 优选的。Si3N4、 Si02、 SiOxNy、 A1N、 A1203及其组合或混合物对于层 56是适合的介质，但是优选Si3N4。本领域技术人员将理解，第一钝化 或绝缘层56的材料选择将取决于对于SC 34的材料选择。重要之处在 于其基本上提供稳定和电中性的SC 34的表面37 (例如没有明显的表 面态)以及其在随后的处理步骤期间依然保持。在图7的步骤82中， 在第一钝化或绝缘层56上沉积或者以其他方式形成光学不透明的难熔 材料且将其图案化以形成区域91，其将随后形成对准标记68的一部分 (见图3)。如在此所使用的，术语"光学不透明"和"不透明"涉及到用于对准在制造作为单个器件或者这种器件阵列的器件61等中使用 的掩模层的那些波长。为了便于说明，结合器件61的制造仅示出单个
对准台78以及其上的不透明区域91，但是本领域技术人员将理解，结 合器件61和/或器件61的阵列可形成多个对准台78以及不透明区域 91，以便在制造器件61和在不同的制造阶段中与形成于其中的图12 的特征95相似的对准图案的不同制造阶段期间使用。重要的是，区域 91在这些波长下是相当不透明的，使得当连续掩模对准之前的图案时 能够容易看见。多晶硅是形成区域91的优选材料，但是也可使用能够 经受随后处理步骤的其他的基本不透明材料。区域91的替选材料的非 限制性实例是铂和镍。为了便于描述且意非限制，尽管区域91是非晶 的或者是单晶的或者是除了硅以外的其他材料，但是区域91以下称作 多晶区域91。用于形成多晶硅和/或其他基本不透明、基本上难熔材 料的区域91的各种技术(例如蒸发、CVD、 PECVD等)和用于将区 域91图案化的各种技术(例如光致抗蚀剂掩蔽和蚀刻)在本领域中是 非常公知的。对于形成多晶区域91优选蒸发。对于硅，采用约500至 2000埃范围内的厚度是有利的，优选为约1000埃。在图8的阶段83 中，阶段82中示出的结构被掩蔽(例如通过光致抗蚀剂)且被蚀刻， 以形成其中将形成器件61的器件台35和其上将形成结合多晶区域91 的对准标记68的对准台78。使用多晶区域91作为对准标记以便相对 于对准台78定位器件台35。多晶区域91和对准台78能够基本一致但 是这不是必要的。使用等离子体蚀刻便利地蚀刻层56和SC34以形成 台35、 78，但是也可使用其他蚀刻工序。在图9的阶段84中，在阶段 83的结构上方基本保形地便利地施加第二钝化或绝缘层59。虽然层59 优选覆盖器件台35和对准台78，但是这不是必须的且其仅需要覆盖器 件台35。 Si3N4、 Si02、 SiOxNy、 A1N、 A1203及其组合或混合物对于层 59是合适的介质材料，但是优选Si3N4。 CVD是优选的形成技术。约 200至2000埃范围内的厚度是有利的，且优选为约500埃。在图10的 阶段85中，穿过层59、 56至SC 34的表面37打开源极通孔90和漏 极通孔92，以暴露出源极区40和漏极区42所期望的位置。多晶区域 91便利地用作对准标记以在器件台35上定位通孔90、 92。光致抗蚀通孔90、 92。在图11的阶段 86中，可优选地利用用于形成通孔90、 92的相同光致抗蚀剂掩模层使 用剥离工艺，将源极接触41形成在源极通孔90中和将漏极接触43形 成在漏极通孔92中。剥离金属化工艺是本领域中众所周知的，但不是 必须的，且也可使用常规的金属沉积和掩蔽及蚀刻系列。希望接触41、 43由提供与SC34的欧姆接触的金属形成。当GaN用于SC34时，接 触41、 43优选是通过蒸发形成的分层的TiAlMoAu或TiAlNiAu， Ti 层与SC34接触。也可使用其他金属组合以及形成工序。退火接触41、 43以提供至沟道的欧姆接触优选使用熔炉或快速热退火装置(RTA) 实现且能够在沉积栅极导体39的工艺之前以该步骤或任何其他步骤来 执行。在图12的阶段87中，穿过层59、 56至期望设置沟道区38的 SC34的表面37打开具有长度64 (在源极一漏极方向上)的栅极通孔 93。与打开栅极通孔93同时地，蚀刻对准特征95穿过对准台78上的 部分层59至、进入或穿过多晶区域91，使得很好地确定从栅极通孔 93至对准特征95的距离96。对准特征95精确地设置了源漏极区40、 42之间的栅极孔93的位置。虽然在图12中示出了对准特征95具有沟 槽98，所述沟槽98部分地穿过由全厚度部分99分开的多晶区域91而 延伸，但是这不是必要的。对准沟槽98可仅穿过多晶区域91上方的 层59延伸或者部分地穿过多晶区域91延伸(例如，如图12—14中所 示出的)或者穿过多晶区域91全程延伸至下面的SC34。当下面的SC 34是GaN (以及各种其他半导体材料)时，其对于对准波长基本上是 透明的。因此，由于在非晶或多晶区域91上方的层59的部分57其自 身不提供足够的对比度以利于精确对准后来的掩模，所以期望留下沟 槽98之间的多晶区域91的部分99以在对准操作期间提供实质的对比 度。由此，即使层59、 56和SC34对于对准波长基本上是透明的，通 过沟槽98分开的非晶或多晶部分99也提供用于精确对准的所需的图 案对比度。过滤通过在整个厚度部分99上方的第二钝化层59的部分 57之间产生的光学界面反射的宽带对准光使得对准特征95高度可见。 由此，期望使得层59在多晶区域91上方延伸。在图13的阶段88中， 在栅极通孔93中提供栅极导体39，以在SC 34上形成所期望的肖特基栅极。常规光致抗蚀剂步骤有利地用于限定栅极导体39的横向范围。
在制造阶段87中形成的对准特征95允许栅极导体39非常精确地对准 栅极通孔93，使得可以小心地控制栅极通孔93任一侧上的栅极导体 39的交叠。期望栅极导体39的长度65 (在源极一漏极方向上)稍微 大于栅极通孔93的长度64，'使得栅极导体39在栅极通孔93的任一侧 上与钝化层56、 59交叠。Ni和Pt是在GaN上形成所期望的肖特基栅 极接触的适合金属。可优选地是栅极导体39是分层的结构，例如是在 SC 34上具有约200至400埃Ni或Pt的NiAu或PtAu以提供所期望的 肖特基接触，在顶上覆盖几千埃的Au以提供较低阻抗，但是也可使用 其他金属、半金属、半导体及其组合用于栅极导体39。真空蒸发是形 成栅极导体39的合适技术，但是也可使用其他的众所周知的沉积工艺。 在图14的阶段89中，形成互联45、 47，也优选是蒸发的分层的金属 结构，以提供良好的粘附性以及低阻抗，NiAu和PtAu组合是合适的， 但是也可使用本领域中众所周知的很多其他导电材料。组合制造阶段 88和89使得互联45、47和栅极导体39由相同材料形成且在同一的金 属化、掩蔽和蚀刻阶段期间形成。在图14的阶段89中获得的结构与 图3的器件61和对准标记68相对应。
图15是示出根据本发明的另一实施例制造诸如图3和14的器件 61的晶体管以及相关的对准标记68的方法100的简化流程图。器件 61可以是使用单个或多个对准标记68的单个器件或者大阵列器件中的 一个。方法100始于开始102和初始步骤104，其中制造或者以其他方 式提供衬底32，并且例如该衬底32不限于是蓝宝石、碳化硅和/或硅。 在步骤106中，如结合描图5所述的，例如但不限于是氮化镓的半导 体层(SC) 34形成在衬底32上。步骤108中，如结合图6所描述的， 第一钝化层或绝缘层56形成在SC 34的表面37上。在与图7对应的 步骤110中，通过常规沉积、掩蔽和蚀刻形成例如但不限于是非晶或 多晶硅的不透明对准区域。在与图8对应的步骤112中，通过例如但 不限于采用含氯和/或氟的气体的等离子体蚀刻在SC 34的上部341中 蚀刻出器件台35和对准台78。在上部341中的器件台35便利地具有约2000至3000埃的厚度，对于氮化镓优选约2500埃。在与图9对应 的步骤114中，至少在器件台35顶部上的第一钝化或绝缘层56和侧 边缘上且可优选但不必要也在可便利地用作蚀刻掩模和光学干涉层的 对准台78上的区域91上方施加第二钝化或绝缘层59。在与图10对应 的随后的步骤116中，如结合图IO的阶段85所描述的，穿过第一和 第二钝化层(PL) 56、 59蚀刻源一漏(S-D)通孔90、 92，分别称作 PL-1 (即，层56)和PL-2 (即，层59)，以暴露出期望将形成源极一 漏极区40、 42的SC34的表面37的那些部分。非晶或多晶区域91提 供了该操作的对准基准，其在孔90、 92中便利地采用常规光致抗蚀剂 掩模和钝化层蚀刻。在步骤118中，如已经结合图11所描述的，穿过 通孔90施加源极一漏极接触41、 43。该阶段中或者形成栅极接触39 之前的任何阶段中使用快速热退火(RTA)可优选地对源极一漏极接 触41、 43退火。在与图12对应的步骤120中，穿过源极一漏极区域 40、 42之间的、期望设置沟道区38的层59、 56形成栅极通孔93。同 时，如图12所示，可选地将以距离96与栅极通孔93分开的对准特征 95蚀刻到对准台78上方的层59和多晶区域91中。对准特征95具有 通过部分或支柱分开的沟槽98或者由第二钝化层59的部分57按照期 望覆盖的多晶区域91的不透明材料的部分99，以便当在用于掩模对准 的波长下观看时提供高对比度图像。在与图13对应的步骤122中，具 有长度(在源极-漏极方向上)65的栅极接触39在栅极通孔93中形成 以便与通孔93中SC 34的表面37接触，由此按照所期望的，提供与 沟道区38的肖特基接触。结合图13描述了用于栅极接触39的合适材 料。在方法100的步骤124中，如结合图14已经描述的，提供互联45、 47。互联45、 47 (以及栅极导体39)可以用以将单个器件61电耦合 至结合垫(未示出)或者电耦合器件61的阵列以形成复杂的集成电路。 在步骤124之后，方法100进入结束126或者如可以期望其他工艺步 骤，以将器件61或者器件61的阵列设置在封装或外壳中或以其他方 式提供环境保护和测试。这种附加处理和测试步骤是常规的且不属于 本发明的范围。
14虽然已经描述了结合形成栅极通孔93制造的对准特征95，并且这
是所期望的，但是应该理解，提供这种对准特征不仅限于该制造阶段
而是可结合器件61的其他制造阶段在位于衬底32上其他位置的其他 对准台78上形成相似的对准特征。例如且不限于，可结合器件61提 供具有相应的对准不透明区域91的多个对准台78，例如用于每一个临 界对准阶段的对准台，且旨在每当穿过钝化层56、 59提供通孔或图案 化各种导体层等时，在这些另外的对准台和不透明区域91中的一个中 形成与对准特征95等效的对准图案。对于有助于这样的对准步骤重要 的是与这些其他对准特征结合而提供对准不透明区域91或等效物，使 得可以获得上述对准对比度。示出了形成在台78上的不透明区域91 和对准特征95，且同时这是便利地，不是必要的，也就是说，不透明 区域91不必须放置在升高的台状结构上而是可位于在SC 34和/或衬 底32的其他部分上。重要的是不透明区域91与其中制造器件61 (或 其他类型器件)的台或者其他区域35具有公知的几何关系。由此，结 合对准标记68使用的术语"台"旨在包括用于支撑不透明区域91的 任何区域，不管其是否升高。此外，相同的不透明材料用于所有对准 特征不是必要的。例如，用于接触和互联的金属通常是不透明的且也 可用于对准目的。
根据第一实施例，提供了一种形成半导体器件的方法，包括提 供具有主表面的衬底，在衬底的主表面上形成半导体层，其中半导体 层具有外表面，在外表面上提供第一钝化层，局部蚀刻部分的第一钝 化层和半导体层以在主表面上方形成器件台，其中器件台具有仍由第 一钝化层所覆盖的上表面和其暴露出来的横向边缘，至少在器件台的 上表面的第一钝化层和器件台暴露出来的横向边缘上方形成第二钝化 层，提供穿过第一和第二钝化层至器件台上的半导体层上表面的源极 一漏极和栅极通孔，以及在通孔中形成导体以提供与源极一漏极通孔 中半导体的欧姆接触和与栅极通孔中半导体的肖特基接触。根据另一 实施例，局部蚀刻部分的第一钝化层和半导体层的步骤还包括同时也 形成位于距器件台预定距离的一个或多个对准台。根据又一实施例，该方法包括在形成第二钝化层的步骤之前，在一个或多个对准台中的 至少一些上提供光学不透明材料的对准区域。根据又一实施例，提供 源极一漏极和栅极通孔的步骤还包括，在打开源极一漏极通孔或栅极 通孔的同时在一个或多个对准台中的至少一个中形成对准图案。根据
又一实施例，形成半导体层的步骤包括，'形成in-v族化合物层。根据
又一实施例，形成半导体层的步骤包括形成包括GaN的层。根据另一 实施例，提供第一钝化层的步骤包括，.提供包括硅和氮的层。根据又 一实施例，形成第二钝化层的步骤包括提供包括硅和氮的层。根据又 一实施例，在通孔中形成导体的步骤包括形成包括铝的源极一漏极接 触。根据又一实施例，在通孔中形成导体的步骤包括形成包括Ni或Pt 的栅极导体。
根据第二实施例，提供了一种半导体器件，其包括支撑衬底； 半导体，其对于用于对准的波长是光学透明，位于支撑衬底上且具有 与衬底间隔开的外表面和从外表面向支撑衬底延伸的横向边缘;第一材
料的第一绝缘钝化层，在外表面上，用于钝化外表面;第二材料的第二
绝缘钝化层，在第一层上且在横向边缘的一部分上方延伸，以便提供
从外表面延伸穿过该横向边缘的一部分的绝缘路径；通孔开口，穿过 第一和第二层延伸到外表面；导体，延伸到通孔开口中以制作与半导 体的外表面的电接触以在其上形成源极一漏极接触.，以及互联，在通 过第二层形成的绝缘路径上的横向边缘上方从接触中的一些或所有延 伸。根据另一实施例，半导体是GaN。根据又一实施例，第一绝缘钝 化层包括SbN4、 Si02、 SiOxNy、 A1N、 A1203及其组合或混合物中的一 个或另一个。根据又一实施例，第二绝缘钝化层包括Si3N4、 Si02、 SiOxNy、 A1N、人1203及其组合或混合物中的一个或另一个。
根据第三实施例，提供了一种形成与半导体器件相关联的对准标
记的方法，包括提供具有主表面的衬底，在衬底的主表面上形成半 导体层，其中半导体层对于用于对准的波长基本上是光学透明的且具 有外表面，在外表面上提供第一介质层，局部蚀刻部分的第一介质层和半导体层以在主表面上方形成器件区域和对准区域，在对准区域上
形成光学不透明的区域，其中光学不透明区域对于用于对准的波长是 光学不透明的，在器件区域和对准区域上的光学不透明区域上方形成 第二介质层，以及在器件区域上在介质层中打开一个或多个通孔的同 时地在对准区域上的第二介质层中形成对准图案。根据又一实施例，
形成半导体层的步骤包括形成GaN层。根据又一实施例，形成光学不
透明区域的步骤包括形成包括硅的区域。根据又一实施例，提供第一
介质层的步骤包括形成包括Si3N4、 Si02、 SiOxNy、 A1N、八1203及其组
合或混合物的层。根据又一实施例，形成第二介质层的步骤形成包括 Si3N4、 Si02、 SiOxNy、 A1N、 A1203及其组合或混合物的层。根据又一 实施例，在对准区域上的第二介质层中形成对准图案的步骤包括蚀刻 掉部分第二介质层和部分光学不透明区域。
尽管前面的详细描述中已经介绍了至少一个示范性实施例，但是 应当理解，存在大量变形，尤其是关于衬底32、半导体34、钝化或绝 缘或介质层56、 59、接触、导体和互联41、 43、 39、 45、 47的选择以 及对准标记或特征68、 95的特定设计。此外，尽管示出了在用于隔离 目的的一个(多个)台35中形成的器件61，但是本领域技术人员基于 此处描述应该理解，根据本发明的另一实施例也可使用其他隔离布置， 例如但不限于是蚀刻和重填沟槽和/或环绕离子注入的区域形成器件 台35的电等效。因此，如在此所使用的，应用于器件61的术语"台" 旨在包括这样的其他形式的隔离。还应当理解， 一个示范性实施例或 多个示范性实施例仅仅是实例，且并非旨在以任何方式限制本发明的
范围、应用或结构。而是，前述详细描述将为本领域技术人员提供用 于实施一个示范性实施例或多个示范性实施例的便利的指示。应当理
解，在元件的功能和布置方面可作出各种改变而不背离如附属的权利 要求及其法律上的等同物所阐明的本发明的范围。
权利要求
1. 一种形成半导体器件的方法，包括提供具有主表面的衬底；在衬底的所述主表面上形成半导体层，其中所述半导体层具有外表面；在所述外表面上提供第一钝化层；局部蚀刻部分的所述第一钝化层和所述半导体层，以在所述主表面上方形成器件台，其中所述器件台具有仍被所述第一钝化层覆盖的上表面和其暴露出的横向边缘；至少在所述器件台的上表面上的第一钝化层和所述器件台暴露出的横向边缘的上方形成第二钝化层；提供穿过所述第一和第二钝化层至所述器件台上的半导体层的上表面的源极—漏极和栅极通孔；以及在通孔中形成导体以便提供与所述源极—漏极通孔中的半导体的欧姆接触以及与所述栅极通孔中的半导体的肖特基接触。
2. 如权利要求l所述的方法，其中所述的局部蚀刻部分的所述第 一钝化层和所述半导体层的步骤还包括同时也形成位于距所述器件台 预定距离的一个或多个对准台。
3. 如权利要求2所述的方法，还包括在所述的形成第二钝化层的 步骤之前，在一个或多个对准台中至少一些上提供光学不透明材料的 对准区域。
4. 如权利要求3所述的方法，其中所述的提供源极一漏极和栅极 通孔的步骤还包括在打开所述源极一漏极或所述栅极通孔的同时在一 个或多个对准台中的至少一个中形成对准图案。
5. 如权利要求l所述的方法，其中所述的形成半导体层的步骤包括形成包括m-v族化合物的层。
6. 如权利要求1所述的方法,括形成包括GaN的层。
7. 如权利要求1所述的方法， 包括提供包括硅和氮的层。
8. 如权利要求1所述的方法， 包括提供包括硅和氮的层。其中所述的形成半导体层的步骤包 其中所述的提供第一钝化层的步骤其中所述的形成第二钝化层的步骤
9. 如权利要求l所述的方法，其中所述的在通孔中形成导体的步 骤包括形成包括铝的源极一漏极接触。
10. 如权利要求1所述的方法，其中所述的在通孔中形成导体的 步骤包括形成包括Ni和Pt的栅极导体。
11. 一种半导体器件，包括支撑衬底半导体，其对于用于对准的波长是光学透明的，位于所述支撑衬 底上且具有与所述衬底间隔开的外表面和从所述外表面向所述支撑衬底延伸的横向边缘；第一材料的第一绝缘钝化层，在所述外表面上用于钝化所述外表面；第二材料的第二绝缘钝化层，在所述第一层上且在所述横向边缘 的一部分上方延伸，以便提供从外表面延伸穿过所述横向边缘的一部 分的绝缘路径；通孔开口，穿过所述第一和第二层延伸到所述外表面； 导体，延伸到所述通孔开口中，以与所述半导体的外表面电接触 以在其上形成源极一漏极和栅极接触；以及互联，在由所述第二层形成的绝缘路径上的横向边缘上方从一些 或所有接触延伸。
12. 如权利要求ll所述的器件，其中所述半导体是GaN。
13. 如权利要求11所述的器件，其中所述第一绝缘钝化层包括 Si3N4、 Si02、 SiOxNy、 A1N、 A1203及其组合或混合物中的一个或另一个。
14. 如权利要求11所述的器件，其中所述第二绝缘钝化层包括 Si3N4、 Si02、 SiOxNy、 A1N、 A1203及其组合或混合物中的一个或另一 个。
15. —种形成与半导体器件相关联的对准标记的方法，包括 提供具有主表面的衬底；在所述衬底的主表面上形成半导体层，其中所述半导体层对于用 于对准的波长基本上是光学透明且具有外表面； 在所述外表面上提供第一介质层；局部蚀刻部分的所述第一介质层和所述半导体层以在所述主表面 上方形成器件区域和对准区域；在所述对准区域上形成光学不透明区域，其中所述光学不透明区 域对于用于对准的波长是光学不透明的；在所述器件区域和所述对准区域上的光学不透明区域上方形成第 二介质层；以及在器件区域上的介质层中打开一个或多个通孔的同时，在所述对 准区域上的第二介质层中形成对准图案。
16. 如权利要求15所述的方法，其中所述的形成半导体层的步骤 包括形成GaN层。
17. 如权利要求15所述的方法，其中所述的形成光学不透明区域 的步骤包括形成包括硅的区域。
18. 如权利要求15所述的方法，其中所述的提供第一介质层的步 骤包括形成包括Si3N4、 Si02、 SiOxNy、 A1N或^203或其组合或混合 物的层。
19. 如权利要求15所述的方法，其中所述的形成第二介质层的步 骤包括形成包括Si3N4、 Si02、 SiOxNy、 A1N或"203或其组合或混合 物的层。
20. 如权利要求15所述的方法，其中所述的在对准区域上的第二 介质层中形成对准图案的步骤包括蚀刻掉部分所述第二介质层和部分 所述光学不透明区域。
全文摘要
提供了一种具有双钝化层(56，59)的半导体器件(61)和方法(80-89，100)。半导体层(34)形成在衬底(32)上且被第一钝化层(PL-1)(56)覆盖。PL-1(56)和半导体层(34)的部分(341)被蚀刻以形成器件台(35)。第二钝化层(PL-2)(59)形成在PL-1(56)和台(35)暴露出的边缘(44)上方。穿过PL-1(56)和PL-2(59)蚀刻通孔(90，92，93)至将要形成源极(40)、漏极(42)和栅极的半导体层(34)。在通孔(90，92，93)中施加导体(41，43，39)用于源极-漏极(40，42)的欧姆接触和栅极的肖特基接触(39)。在台(35)的边缘(44)上方的互联(45，47)耦合其他的电路元件。PL-1(56)避免了在栅极附近的不利的表面态(52)，PL-2(59)将台(35)的边缘(44)与上覆的互联(45，47)绝缘，以避免泄漏电流(46)。期望与器件(61)同时形成不透明的对准标记(68)，以当使用透明的半导体(34)时便于对准。
文档编号H01L29/06GK101427379SQ200780013228
公开日2009年5月6日 申请日期2007年3月12日 优先权日2006年4月13日
发明者哈尔丹·S·亨利, 布鲁斯·M·格林 申请人:飞思卡尔半导体公司