制造半导体器件的方法和利用该方法获得的半导体器件的制作方法

专利名称：制造半导体器件的方法和利用该方法获得的半导体器件的制作方法
技术领域：
本发明涉及一种用于制造具有衬底和半导体主体的半导体器件的方 法，所述半导体主体配备有至少一个半导体元件，其中，在所述半导体主 体的表面上形成台形半导体区域，在所述台形半导体区域之上沉积掩模层， 去除所述掩模层中的位于所述台形半导体区域的顶部附近的与所述台形半 导体区域的侧表面接界的一部分，并在所得到的结构上形成导电连接区域，
其形成了用于所述台形半导体区域的接触(contact)。本发明还涉及利用 该方法获得的半导体器件。
背景技术：
该方法非常适合于制作诸如IC (集成电路)等半导体器件或者诸如分 立器件等其他器件，它们都包括作为台形半导体区域的纳米线元件。这里， 利用纳米线，旨在使主体具有至少一个介于0. 5和100nm之间的横向尺寸， 更具体而言具有1和50nm之间的横向尺寸。纳米线优选具有在两个横向方 向内均介于所述范围内的尺寸。例如，纳米线的长度通常约为1-10um。这 里，还应指出在半导体加工当中，形成与半导体中的极小尺寸的接触是 一项复杂的技术。但是，虽然这里旨在使台形半导体区域具体包括纳米线， 但是本发明同样适用于具有其他尺寸或者通过纳米线通常采用的形成方式 以外的其他方式形成的台形半导体区域。台形区域是指所述区域在半导体 主体的表面上形成了突起。
从2005年7月公开的公开号为WO 2005/064664的PCT(专利合作协定)
专利申请获知了一种在开头段落中所述的方法。在该文献中，描述了如何 制作包括异质结的器件。在由诸如硅等IV族材料构成的衬底的表面上形成 由(例如)III-V族材料构成的纳米线。将纳米线形成为晶体管器件周围的 栅极。衬底形成其漏极，所述纳米线形成了沟道区，所述沟道区受到与所 述纳米线隔离的栅极区的包围。将所述纳米线掩埋在电绝缘层内，并通过对所述纳米线的上表面抛光而使其露出。之后，通过有选择的蚀刻去除所 述绝缘层的额外部分，并且通过这种方式使所述纳米线的侧表面的接近顶 部的上部露出。接下来，在所得的结构上沉积导电层，其形成了所述纳米 线的导电连接区域。
这种方法的缺陷在于并不总是能够容易地在所述纳米线与所述导电 连接区域之间获得低欧姆接触。在纳米线包括除了硅以外的材料，例如，
在纳米线包括ni-v族材料时，尤其是这种情况。

发明内容
因此，本发明的目的在于消除上述缺陷，并提供一种适合于制造包括 诸如纳米线等台形半导体区域的半导体器件的方法，所述方法允许在所述 纳米线与连接区域之间形成非常低的欧姆接触。
为了实现这一目的，在开头段落中描述的这种方法的特征在于在去 除所述掩模层的所述部分之后但在形成导电连接区域之前，在通过去除所 述掩模层的所述部分而露出的所述台形半导体区域的侧表面上，利用额外 的半导体区域来加宽所述台形半导体区域。本发明以下述认识为基础。首 先，通过采用额外的半导体区域加宽所述台形半导体区域，增大了连接区 域与所述台形半导体区域之间的接触面积。通过这种方式已经能够降低接 触电阻。此外，对于所述半导体区域的加宽而言，即，对于所述额外的半 导体区域而言，可以选择不同于所述台形半导体区域所选的材料的另一种 半导体材料。这样，通过适当选择所述材料，能够进一步降低接触电阻。 此外，由于通过外延工艺完成所述加宽，因而能够针对所述额外区域(加 宽区域)内的材料来选择最佳的工艺条件和外延工艺类型，其中，考虑到 预期的低接触电阻，所述材料形成了最佳选择。
在根据本发明的方法的优选实施例中，所述台形半导体区域是利用另 外的外延生长工艺形成的。通过这种方式，对于采用纳米线作为所述台形 半导体区域而言，根据本发明的方法可以是最佳的。有利地，可以利用所 谓的VLS (气液固)外延工艺来形成这样的纳米线。
优选地，在比所述另外的外延生长工艺高的温度下执行所述外延生长
工艺。所述另外的外延工艺，特别是前述VLS工艺需要相对适中的温度来获得最佳结果。另一方面，所述额外的半导体区域，即，所述加宽区域需 要较高的生长温度，以便在选择所述加宽区域的半导体材料方面获得预期
的选择自由度。这样的"高"生长温度外延工艺可以是VPE (气相外延)、 MBE (分子束外延)、MOVPE (金属有机气相外延)、M0MBE (金属有机分子束 外延)、LPE (液相外延)或ALE (原子层外延)。这些工艺可以在(例如) 200和900摄氏度，优选在(例如)550和700摄氏度之间实施，而前述VLS 工艺则在350到450摄氏度的温度范围内实施。此外，根据所生长的材料， 还可以采用更高的温度。对于氮化物纳米线而言，典型的生长温度在 700-800摄氏度的范围内。
在有利的改进中，在同一生长设备中执行所述外延生长工艺和所述另 外的外延生长工艺。这种做法是有效的并且能够提供诸如保持器件清洁等 优点。可以间歇地采用这两个生长工艺来修改所述额外区域的形状。另一 种可能性是在已经利用所述额外区域加宽纳米线之后继续所述纳米线生 长。对于后一种变型而言，未必在同一设备内执行两生长过程。
在另一实施例中，所述额外的半导体区域受到高度掺杂，优选高于所 述台形半导体区域。这样允许降低肖特基势垒(的厚度)，因而还能够实现 低接触电阻。此外，可以选择所述额外区域的材料来实现对其的非常高的 掺杂。此外，依靠外扩散，这样的高掺杂能够用来掺杂所述纳米线，或者 至少掺杂其上部。如果需要，可以采用RTA (快速热退火)工艺来获得这一 结果。
优选地，对于所述额外的半导体区域和所述台形半导体区域而言，选 择不同的半导体材料。在上文中已经介绍了其优点。为了降低所述结构中
因各种材料之间的晶格失配导致的可能应变，可以采用成分的渐变 (grading)。而且，可以将所述额外区域的厚度选择得足够低，从而实现 低应变。如果无法对所述纳米线的顶部进行所述外延生长工艺，那么可以 使所述生长只是横向的并且可以通过选择使所述纳米线的从所述掩模层突 出的部分具有非常有限的高度而使所述额外区域的厚度低到预期的程度。 如果还允许在所述纳米线的顶部进行生长，那么可以通过额外的蚀刻步骤 来降低所述额外区域的厚度。
在另一实施例中，对于所述台形半导体区域而言，选择高带隙的ni-V
7族半导体材料，对于所述额外的半导体区域而言，选择低带隙的III-V族
半导体材料。通过这种方式，所述纳米线可以对于充当晶体管的部分而言 具有最佳的特性，而所述额外区域对于低接触电阻而言是最佳的。
优选地，将所述导电连接区域形成为与所述额外的半导体区域接触。 但是，所述连接区域还可以与所述纳米线的上表面接触。对于所述掩模层 而言，优选选择绝缘层。对于在未被这样的层覆盖的半导体区域上所实施 的有选择的外延而言，这样的层能够起到很好的作用。适当的材料可以是 二氧化硅或氮化硅。优选地，为所述掩模层提供比所述台形半导体区域的 高度小得多的厚度，并且在所述掩模层的顶部上沉积光刻胶层，该光刻胶 层的厚度小于所述半导体区域的高度但接近所述半导体区域的高度，此后， 去除所述掩模层的未被所述光刻胶层覆盖的部分，接下来去除所述光刻胶 层。这样的方法相对快捷、便宜，这是因为所涉及的工艺快，所采用的材 料的数量小或者价格便宜。如果不采用常规的光刻胶，那么在此可以采用
PMMA (聚甲基丙烯酸甲酯)材料。这种PMMA材料的优点在于它将以自平 面化的方式覆盖所述结构。在沉积之后，可以采用简单并且短暂的干法或 湿法PMMA蚀刻来降低所述层的厚度，以便暴露出所述纳米线(或使所述纳 米线暴露得更多)。
在形成所述额外的半导体区域之后，优选沉积厚的隔离区域，并且至 少在处于所述额外的半导体区域下方的水平面上使所述结构平面化。
如前所述，优选选择纳米线作为所述台形半导体区域。优选选择硅衬 底作为所述半导体主体的起点。利用硅衬底形成半导体主体，这允许利用 标准的硅技术来集成其他器件或部件。硅还非常适于采用VLS技术来形成 纳米线。
优选选择晶体管作为所述半导体元件。所述台形半导体区域(纳米线) 可以形成双极晶体管的发射极或集电极或者形成与场效应晶体管的源极或 漏极的接触。
最后，本发明还包括通过根据本发明的方法获得的半导体器件。 通过参考下文所述的结合附图阅读的实施例，本发明的这些和其他方 面将变得显而易见并得到阐释。
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图1 -图8是一种半导体器件在根据本发明的方法实施的该半导体器件 的制造的各个阶段中的截面图。
具体实施例方式
这些附图都是示意性的，并且这些附图并非按比例绘制，为了更加清 晰起见，显著放大了在厚度方向上的尺寸。在各幅图中，总体上以相同的 附图标记和相同的阴影线表示相对应的部分。
图l一图8是一种半导体器件在根据本发明的方法实施的该半导体器件 的制造的各个相关阶段中的截面图。所要制造的半导体器件可以在图1之 前的阶段已经含有按照通常方式形成的半导体元件或者多个所述元件。例 如，所述元件可以是场效应晶体管或双极晶体管。通过该例子的方法形成 的台形区域可以是(例如)用于场效应晶体管的源极/漏极区的接触结构、 双极晶休管的发射极或者倒置双极晶体管的集电区。为了简化起见，在图 中未示出这样的晶体管的特征。
在器件10的制造的第一相关步骤中(参见图1)，为硅衬底11提供台 形半导体区域2，其中，所述硅衬底11形成了硅半导体主体1,在所述硅 半导体主体1内已经(大致)形成了诸如场效应晶体管或双极晶体管等半 导体元件，这里，纳米线2包括(例如)诸如GaN等宽带隙III-V族材料。 例女口， 如"Vapor—liquid—solid mechanism of single crystal growth", R. S. Wagner禾卩W. C. Ellis, Applied Physics Letters, vol. 4, no. 5， 1964年3月1日，89-90页中所述，可以通过(例如)光刻技术以及对均 匀沉积层的蚀刻来形成这些线2，也可以通过选择性沉积技术来形成这些线 2。在这一例子中，柱2的高度大约为500nm，其直径大约为50nm。位于线 2的顶部的区域9是通过(例如)在所述VLS生长技术中使用的金滴形成的。 就这一方面而言，请注意这里已经提供了在不采用Au作为催化剂的情况 下而生长的自催化GaN纳米线。
接下来(参见图2)，采用CVD (化学气相沉积)并以TE0S (四乙基原 硅酸盐)作为源材料来沉积二氧化硅的薄层3。在这一例子中，层3具有 10nm的厚度，其厚度在每一个位置都基本相同。所述层3的功能在于形成锚状物以及针对随后的外延沉积过程中的外延生长为细柱1形成掩模层。
接下来(参见图3)，通过(例如)旋涂在所述结构上沉积厚的光刻胶 层6。将所述光刻胶层6的厚度选定为大约475nm。因而，由掩模层3的部 分3A覆盖的纳米线2的部分从光刻胶层6中突出，并且具有大约25nm (二500nm-475nm)的高度。如前所述，可以通过沉积(PMMA)光刻胶层6 和紧随其后的对所述层的回蚀的结合来实现纳米线2在其顶部附近露出期 望的长度。可以通过相同的方式来调整所述长度。这样，对于光刻胶厚度 而言，不需要任何苛刻的加工标准。
在下文中(参见图4)，通过有选择的蚀刻，例如，通过含有缓冲剂的 HF水溶液去除绝缘层3的部分3A。以时间为基准，采用已知的蚀刻速率来 完成所述蚀刻。
接下来(参见图5)，通过(例如)适当的有机溶液去除光刻胶层6。 现在，可以通过各种方式来清洁所述结构，并且可以通过浸在HF的水溶液 中来去除可自由触及到的所述半导体区域2的表面上的任何氧化物。
之后，将所得到的结构(参见图6)放到诸如MOVPE设备之类的外延生 长设备内。在加热到处于550到700摄氏度范围内的生长温度之后，在纳 米线2的暴露侧面上生长额外的半导体区域5。在这一例子中，金滴9仍然 存在于纳米线2的顶部，并且金滴9阻止了在纳米线2顶部上的外延生长， 因而所述外延生长基本是横向的。这里，为额外的区域5提供了高度掺杂 的GaAs或GalnAs。 一旦额外的区域5的横向尺寸大约处于(例如)100到 lOOOnm的范围内就终止所述生长。
接下来(参见图7)，通过沉积厚的电介质7来使器件结构IO平面化。 可以通过在欧洲申请No. 05110790.2中描述的方案完成这一处理。所述电 介质7可以包括二氧化硅。
现在(参见图8)，采用(例如)溅射或气相沉积技术在所述结构上沉 积金属层，这里所述金属层是厚度例如处于0. 1到1 ix m的范围内的钛一金 双层。可以通过图案化步骤，例如，通过光刻并在光刻后再接着对金属层 进行蚀刻来将所述金属层转换为连接区域4，之后，如果需要，可以接下来
对所述结构进行热处理。所得到的结构含有纳米线，所述纳米线具有欧姆 接触电阻非常低的连接区域。接下来(图中未示出下述步骤)，采用CVD来沉积PMD (金属前电介质) 层，该层包括厚度为(例如)1000nm的二氧化硅。该步骤之后，采用光刻 和蚀刻在所述PMD层内形成接触孔。最后，沉积由(例如)铝构成的金属 层，并使其图案化，从而使之接触尺寸更大的连接区域4。在应用了诸如蚀 刻或锯切等分离技术之后获得了适于安装的各个器件10。
显然，本发明不限于文中描述的例子，对于本领域技术人员而言，在 本发明的范围内，多种变型和改进都是可能的。
例如，应当指出，本发明不仅适于制造诸如晶体管等分立器件，而且 还适于制造IC，例如(C) M0S或BI (C) MOS IC以及双极型IC。每一纳米 线区域可以是用于单个器件的部分(器件的部分)，但是也可能采用多个纳 米线，所述多个纳米线将形成单个器件的部分或者器件的单个区域的部分。
此外，应当指出，可以对各个步骤进行各种修改。例如，可以选择其 他沉积技术来替代例子中釆用的技术。材料的选择也一样。因而，所述(另 一个)绝缘层可以由(例如)氮化硅制成。
最后，还要强调，本发明允许制作具有横向尺寸非常小的台形区域的 器件，例如，所述台形区域可以是纳米线，其一方面含有非常高的掺杂水 平，另一方面又设置有大的接触焊盘。
权利要求
1、一种用于制造具有半导体主体(1)的半导体器件(10)的方法，所述半导体主体(1)配备有至少一个半导体元件，其中，在所述半导体主体(1)的表面上形成台形半导体区域(2)，在所述台形半导体区域(2)之上沉积掩模层(3)，去除所述掩模层(3)中的位于所述台形半导体区域(2)的顶部附近的与所述台形半导体区域(2)的侧表面接界的部分(3A)，并在所得到的结构上形成导电连接区域(4)，其形成了用于所述台形半导体区域(2)的接触，所述方法的特征在于在去除所述掩模层(3)的所述部分(3A)之后，但在形成所述导电连接区域(4)之前，在通过去除所述掩模层(3)的所述部分(3A)而露出的所述台形半导体区域(2)的侧表面上，利用额外的半导体区域(5)来加宽所述台形半导体区域(2)。
2、 根据权利要求1所述的方法，其特征在于所述台形半导体区域(2) 是利用另外的外延生长工艺形成的。
3、 根据权利要求2所述的方法，其特征在于在比所述另外的外延生 长工艺高的温度下执行外延生长工艺。
4、 根据权利要求2或3所述的方法，其特征在于在同一生长设备中 执行所述外延生长工艺和所述另外的外延生长工艺。
5、 根据权利要求l、 2、 3或4所述的方法，其特征在于所述额外的 半导体区域(5)受到高度掺杂，优选高于所述台形半导体区域(2)。
6、 根据前述权利要求中的任何一项所述的方法，其特征在于对于所 述额外的半导体区域(5)和所述台形半导体区域(2)而言，选择不同的 半导体材料。
7、 根据权利要求6所述的方法，其特征在于对于所述台形半导体区域(2)而言，选择高带隙的ni-v族半导体材料，对于所述额外的半导体区域(5)而言，选择低带隙的III-V族半导体材料。
8、 根据前述权利要求中的任何一项所述的方法，其特征在于将所述导电连接区域(4)形成为与所述额外的半导体区域(5)接触。
9、 根据前述权利要求中的任何一项所述的方法，其特征在于选择绝 缘层作为所述掩模层(3)。
10、 根据前述权利要求中的任何一项所述的方法，其特征在于为所 述掩模层(3)提供比所述台形半导体区域(2)的高度小得多的厚度，并 且在所述掩模层(3)的顶部上沉积光刻胶层(6)，所述光刻胶层(6)的 厚度小于所述台形半导体区域(2)的所述高度但接近所述台形半导体区域(2)的所述高度，此后，去除所述掩模层(3)的未被所述光刻胶层(6) 覆盖的部分(3A)，接下来去除所述光刻胶层(6)。
11、 根据前述权利要求中的任何一项所述的方法，其特征在于在形 成所述额外的半导体区域(5)之后，沉积厚的隔离区域(7)，并且至少在 处于所述额外的半导体区域(5)下方的水平面上使所述结构平面化。
12、 根据前述权利要求中的任何一项所述的方法，其特征在于选择 纳米线作为所述台形半导体区域(2)。
13、 根据前述权利要求中的任何一项所述的方法，其特征在于选择 硅衬底(11)作为所述半导体主体(1)的起点。
14、 根据前述权利要求中的任何一项所述的方法，其特征在于选择晶体管作为所述半导体元件。
15、 根据权利要求14所述的方法，其特征在于所述台形半导体区域(2)形成双极晶体管的发射极或集电极或者形成与场效应晶体管的源极或 漏极的接触。
16、通过根据前述权利要求中的任何一项所述方法获得的半导体器件 (10)。
全文摘要
本发明涉及一种用于制造具有半导体主体(1)的半导体器件(10)的方法，所述半导体主体(1)配备有至少一个半导体元件，其中，在所述半导体主体(1)的表面上形成台形半导体区域(2)，在所述台形半导体区域(2)之上沉积掩模层(3)，去除所述掩模层(3)中的位于所述台形半导体区域(2)的顶部附近的与所述台形半导体区域(2)的侧表面接界的部分(3A)，并在所得到的结构上形成导电连接区域(4)，其形成了用于所述台形半导体区域(2)的接触。根据本发明，在去除所述掩模层(3)的所述部分(3A)之后，但在形成所述导电连接区域(4)之前，在通过去除所述掩模层(3)的所述部分(3A)而露出的所述台形半导体区域(2)的侧表面上，利用额外的半导体区域(5)来加宽所述台形半导体区域(2)。通过这种方式，可以以简单的方法获得接触电阻非常低的器件(10)。优选地，通过诸如VLS等另外的外延生长工艺来形成作为纳米线的所述台形半导体区域(2)。例如，可以利用MOVPE来获得所述额外的区域(5)。
文档编号H01L21/336GK101501826SQ200780030145
公开日2009年8月5日 申请日期2007年8月13日 优先权日2006年8月16日
发明者E·P·A·M·巴克斯, L·M·塔莱-博里斯特伦, O·文恩尼克, V·马达卡西拉, W·T·A·J·范登埃登 申请人:皇家飞利浦电子股份有限公司