专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，更详细为关于三次元半导体的环绕栅极晶体管 (surrounding gate transistor, SGT)的半导体器件及其制造方法。
背景技术：
通过平面型(planar type)晶体管而成为微细化的平面型晶体管作为低功率消 耗(power consumption)、廉价、且具有高的信息处理能力的微处理器(microprocessor)、 ASIC (Application Specific Integrated Circuit 特殊应用集成电路)、微电脑 (Microcomputer)、或廉价大容量的存储器(memory)而广泛使用于计算机、通信、计测机 器、自动控制器件或生活机器等领域。但是，在半导体衬底上形成平面的平面型晶体管平面 地形成。即，在平面型晶体管中源极(source)、栅极(gate)及漏极(drain)水平地构成于 硅衬底表面。相对于此，在SGT中源极、栅极及漏极配置于与硅衬底垂直的方向，形成有栅 极围绕凸状半导体层的构造(例如非专利文献1、图20)。因此，SGT与平面型晶体管相比 大幅地缩小独占面积。然而，在这种SGT中随着ULSI (Ultra Large ScaleIntegration ；极 大型集成电路)的微细化，栅极长度(gate length)变短，沟道电阻(channel resistance) 变低，相对于此，寄生电阻(parastic resistance)的扩散层电阻及接触电阻(contact resistance)随着硅柱的微细化而增大，导通(on)电流减少。因此，在微细化的SGT组件 (SGT device)中需进一步降低寄生电阻。为了实现该组件的高速化，减少源极及漏极的寄生电阻的接触电阻的方法已知有 例如专利文献1等。显示揭示于专利文献1的以接触电阻的低电阻化为目的的SGT构造的图。SGT的 情形，因通过硅柱的定比(scaling)使硅柱与连接于该硅柱的上部的接触窗(contact)的 接触面积变小，故接触电阻增大。结果，SGT的导通电流下降。针对此问题的手法揭示有为 了降低接触电阻而加大硅柱与接触窗的接触面积的构造。即，不仅硅柱的顶面，通过使接触 窗也接触侧面的一部分而加大硅柱与接触窗的接触面积，减小接触电阻(图21)。非专利文献 1 :H. Takato el. al. , IEEE transaction on electron device, vol. 38，No. 3，March 1991，第 573 至 578 页专利文献1 日本特开2007-123415号公报
发明内容
(发明所欲解决的问题)所述专利文献1等以减小接触电阻为目的的SGT的构造，提出使硅柱与接触窗的 接触面积比硅柱的顶面的面积还大以减小接触电阻的构造，惟实际上构成ULSI的SGT为了 实现其高速化，接触电阻比SGT的基准电阻小较优选。本发明乃是鉴于所述课题所进行的创作，其目的为提供为了解决SGT的动作速度 降低的问题，而减小寄生电阻的接触电阻的半导体器件。
(解决问题的手段)本发明的第一实施例的半导体器件，其特征在于，具备第一硅柱，形成于半导 体衬底上；第二硅柱，形成于所述第一硅柱上；第一绝缘体，围绕所述第二硅柱表面的一 部分；栅极，围绕所述第一绝缘体；第三硅柱，形成于所述第二硅柱上；第一金属硅化物 (silicide)，围绕所述第一硅柱表面的一部分；以及第二金属硅化物，围绕所述第三硅柱表 面的一部分；其中，通过所述第一金属硅化物与所述第一硅柱形成的接触电阻及通过所述 第二金属硅化物与所述第三硅柱形成的接触电阻分别比所述半导体器件的基准电阻小。本发明的第二实施例的半导体器件，其特征在于，具备第二硅柱，形成于半导体 衬底上；第一绝缘体，围绕所述第二硅柱表面的一部分；栅极，围绕所述第一绝缘体；第三 硅柱，形成于所述第二硅柱上；以及第二金属硅化物，围绕所述第三硅柱表面的一部分；其 中，通过所述第二金属硅化物与所述第三硅柱形成的接触电阻比所述半导体器件的基准电 阻小。本发明的第三实施例的半导体器件，其特征在于，具备第一硅柱，形成于半导体 衬底上；第二硅柱，形成于所述第一硅柱上；第一绝缘体，围绕所述第二硅柱表面的一部 分；栅极，围绕所述第一绝缘体；以及第一金属硅化物，围绕所述第一硅柱表面的一部分； 其中，通过所述第一金属硅化物与所述第一硅柱形成的接触电阻比所述半导体器件的基准 电阻小。依照所述构成的半导体器件，因可降低半导体元件的寄生电阻，故可提供高速且 低功率消耗的ULSI的半导体器件。
图1是显示本发明的半导体器件的第一实施例的立体图。图2是图1的半导体器件的A-A'剖面图。图3是图1的半导体器件的俯视图。图4是图2的半导体器件的B-B'剖面图。图5是图2的半导体器件的C-C'剖面图。图6是图2的半导体器件的D-D'剖面图。图7是表示针对图1的半导体器件，用以满足金属硅化物与Si的接触电阻比基准 电阻小的符号830的硅柱的直径Wl与符号830的硅柱的长度Ll的关系的图。图8是表示针对图1的半导体器件，用以满足金属硅化物与硅柱的接触电阻比基 准电阻小的符号820的硅柱的直径W2与符号820的硅柱的长度L2的关系的图。图9是显示本发明的半导体器件的第二实施例的立体图。图10是图9的半导体器件的A-A'剖面图。图11是图9的半导体器件的俯视图。图12是图10的半导体器件的B-B'剖面图。图13是图10的半导体器件的C-C'剖面图。图14是表示针对图9的半导体器件，用以满足金属硅化物与硅柱的接触电阻比基 准电阻小的符号820的硅柱的直径W2与符号820的硅柱的长度L2的关系的图。图15是显示本发明的半导体器件的第三实施例的立体图。
图16是图15的半导体器件的A-A'剖面图。图17是图15的半导体器件的俯视图。图18是图16的半导体器件的B-B'剖面图。图19是图16的半导体器件的C-C'剖面图。图20是表示针对图15的半导体器件，用以满足金属硅化物与硅柱的接触电阻比 基准电阻小的符号830的硅柱的直径Wl与符号830的硅柱的长度Ll的关系的图。图21是显示现有的SGT的一例的立体图与剖面图。图22是显示现有的SGT的一例的俯视图。图23是显示现有的SGT的一例的图22的1_1 ‘剖面图。主要元件符号说明100半导体衬底210栅极310栅极绝缘膜410、420、430接触窗510、520、530、540、550 高浓度杂质区域610层间绝缘膜710、720金属硅化物810、820、830硅柱 910元件分离绝缘膜
具体实施例方式以下参照附图，详细说明本发明的半导体器件。实施例一半导体器件图1是本发明的实施例一的半导体器件中的晶体管的概略立体图。图2是图1的 剖面线A-A’中的概略剖面图，图3是图1的俯视图，图4是图2的剖面线B-B’中的概略剖 面图，图5是图2的剖面线C-C’中的概略剖面图，图6是图2的剖面线D-D’中的概略剖面 图。本实施例的半导体器件包含第一硅柱830，具有形成于第一导电型的半导体衬底100 的圆柱形状；第二硅柱810，具有形成于所述第一硅柱830上的圆柱形状；第一绝缘体310， 围绕所述第二硅柱810表面的一部分；栅极210，围绕该绝缘体310 ；以及第三硅柱820，具 有形成于所述第二硅柱810上的圆柱形状。第二硅柱810包含作为该第二硅柱810的一部分而形成的第二导电型的高浓度 杂质区域520、以及作为该第二硅柱810的一部分而形成的第二导电型的高浓度杂质区域 530。半导体衬底100包含作为该半导体衬底100的一部分而形成的第二导电型的高 浓度杂质区域510、以及作为该高浓度杂质区域510的一部分而形成的金属硅化物区域(第 一金属硅化物)720。而且，在该半导体衬底100形成有元件分离910。第三硅柱820包含作为该第三硅柱820的一部分而形成的第二导电型的高浓度杂 质区域540，且在该高浓度杂质区域540形成有金属硅化物区域(第二金属硅化物)710。第一硅柱830包含作为该第一硅柱830的一部分而形成的第二导电型的高浓度杂 质区域550。并且，本实施例的半导体器件包含形成于所述金属硅化物区域720上的接触窗 430、形成于所述金属硅化物区域710上的接触窗420、以及形成于所述栅极210上的接触窗 410。
在本实施例中，通过包含高浓度杂质区域510的第一硅柱830与形成于该第一硅 柱830的金属硅化物区域720所形成的接触电阻R1，以及通过包含高浓度杂质区域540的 第三硅柱820与形成于该第三硅柱820的金属硅化物区域710所形成的接触电阻R2都是 寄生电阻，为了减小该寄生电阻，满足基准电阻Rs与关系式(1-1)、(1-2)较优选。Rl < Rs (1-1)R2 < Rs (1-2)Rs = V/1 (1-3)此外，基准电阻Rs为所述半导体器件的接触电阻Rl = 0且接触电阻R2 = 0，施加 O(V)至接触窗410、430的任一方，施加V(V)至另一方，当施加V(V)至接触窗420时，流至 接触窗410与430间的电流I㈧，由公式(1-3)求得。具体而言，当栅极210的长度为20nm、栅极绝缘膜的膜厚为lnm、且第二硅柱810 的直径为IOnm时，第一硅柱830的寄生电阻R1、接触电阻率(specific resi stance) P C、 第一导电型的杂质区域的薄膜电阻(sheetresistance) PD、第一硅柱830的横剖面的周围 长度Kl及第一硅柱830的高度Ll满足公式(1-4)。此处，设α为公式(1_5)。而且，假 设第一硅柱830的横剖面的周围长度Kl (cm)满足第一硅柱830的直径Wl (cm)与关系式 (1-6)。^I = ^1COth [Hj(1-4)
第三硅柱820的寄生电阻R2、接触电阻率P C、第一导电型的杂质区域的薄膜电阻 三硅柱820的横剖面的周围长度Κ2及第三硅柱820的高度L2满足公式(1_7)。而 硅柱820的横剖面的周围长度Κ2 (cm)满足第三硅柱820的直径W2(cm)与关系式 αΚ2 、α J(口)Κ2 = π W2 (1-8)将公式(1-4)代入(1)，将公式(1-7)代入(1-2)，得到条件式(1_9)、(1-10)。 其中，接触电阻率 P C = 6· 2Χ 10_8(Ω · cm)、薄膜电阻 P D = 6. 4X IO"3/ Wl ( Ω / □)，并且，施加0 (V)至所述半导体器件的接触窗410、430的任一方，施加1 (V)至另 一方，当施加1 (V)至接触窗420时，将流至接触窗410与430间的电流I㈧设为44 ( μ Α)，将由公式(1-3)得到的基准电阻Rs = 2·3Χ10_8(Ω)代入公式(1_9)、(1-10)，则得到第一 硅柱830的高度Ll与第一硅柱830的横剖面的周围长度Kl的关系式(1_11)及第三硅柱 820的高度L2(cm)与第三硅柱820的横剖面的周围长度K2 (cm)的关系式(1_11)。
‘ Ll
-coth
WV'1 ^llii-S-Ie-S.
<3.6e9
(1-11)
1 -COthf~—^-|<3.6e9
W2311 {iV2in-3.1e-3j(1-12) 因满足此条件式(1-11)、(1-12)时会满足公式(1-1)，故得到公式(1_13)、 (1-14)。(图 7、图 8)
Ll
-ooth
Wl3'2
.6e9 => i l < s
(1-13) 1
coth
W2312 [W2l>1
I.6e9=> R2<Rs
(1-14)此外，将第二硅柱810的周围长度设成8nm至100 μ m，将第三硅柱820及第一硅 柱830的周围长度设成8nm至100 μ m，将栅极长度设成6nm至10 μ m。满足这些构造的公 式(1-1)的条件式为第二硅柱810的直径为2.6nm、接触电阻率κπι)、薄 膜电阻PD为PD = 6. 4 X 10-3/Wl (Ω / □)，而且，施加O(V)至所述半导体器件的接触窗 410,430的任一方，施加1 (V)至另一方，当施加1 (V)至接触窗420时，将流至接触窗410与 430间的电流I (A)设为11.4(μΑ)，由公式(1-3)得出基准电阻Rs = 9. 0 X 10_8 ( Ω )，若将 数值代入公式(1-8)、(1-9)，则变成公式(1-15)、(1-16)。
1 -coth
WVi ywi^-l.le-^.
(i_i5)
1 -OOthf ~—^-I < 4.3el0
W2311 {W2V1 -l.le-3^,, , ^
(1-16)因当满足该条件式(1-15)、(1-16)时，分别满足公式(1_1)、(1_2)，故得到公式 (1-17)、(1-18)。
1 -COthf ~~T7J^--|<4.3el0 => Rl<Rs
Wl3n {wiU2-l.le-3J(1-17)
1 -coth! ~rj^·-|<4.3el0 => R2< Rs
W2jn \W2V1 -l.le-3.
(1-18) 实施例二 半导体器件
图9是本发明的实施例二的半导体器件中的晶体管的概略立体图。图10是图9 的剖面线A-A'中的概略剖面图，图11是图9的俯视图，图12是图10的剖面线B-B'中的 概略剖面图，图13是图10的剖面线C-C'中的概略剖面图。本实施例的半导体器件包含 第二硅柱810，具有形成于第一导电型的半导体衬底100的圆柱形状；第三硅柱820，具有形 成于该第二硅柱810上的圆柱形状。第二硅柱810表面的一部分被第一绝缘体310围绕，该第一绝缘体310被栅极210 围绕。第二硅柱810包含作为该第二硅柱810的一部分而形成的第二导电型的高浓度杂质 区域520 ；以及作为该第二硅柱810的一部分而形成的第二导电型的高浓度杂质区域530。半导体衬底100包含作为该半导体衬底100的一部分而形成的第二导电型的 高浓度杂质区域510 ；以及作为该高浓度杂质区域510的一部分而形成的金属硅化物区域 (第一金属硅化物)720。并且，在该半导体衬底100形成有元件分离910。第三硅柱820包含作为该第三硅柱820的一部分而形成的第二导电型的高浓度杂 质区域540，且在该高浓度杂质区域540形成有金属硅化物区域(第二金属硅化物)710。并且，本实施例的半导体器件包含形成于所述金属硅化物区域720上的接触窗 430 ；形成于所述金属硅化物区域710上的接触窗420 ；以及形成于所述栅极210上的接触 窗 410。在本实施例中，与所述实施例一不同，通过包含高浓度杂质区域510的衬底100与 形成于该衬底100的金属硅化物区域720所形成的寄生电阻Rl做成可忽视的构造，且满足 公式(2-1)。此情形为了减小通过包含高浓度杂质区域540的第三硅柱820与形成于该第 三硅柱820的金属硅化物区域710所形成的接触电阻R2的寄生电阻，基准电阻Rs及接触 电阻R2满足公式(2-2)较优选。Rl << Rs, Rl << R2 (2-1)R2 < Rs(2-2)Rs = V/1(2-3)此外，基准电阻Rs为所述半导体器件的接触电阻Rl = 0且接触电阻R2 = 0，施加 O(V)至接触窗410、430的任一方，施加V(V)至另一方，当施加V(V)至接触窗420时，流至 接触窗410与430间的电流I㈧，由公式(2-3)求得。具体而言，当栅极210的长度为20nm、栅极绝缘膜的膜厚为lnm、且硅柱的直径为 IOnm时，第三硅柱820的接触电阻R、接触电阻率P C、第一导电型的杂质区域的薄膜电阻 P D、第三硅柱820的横剖面的周围长度K2以及第三硅柱820的高度L2满足公式(2_4)。 其中，设α为公式(2-5)。而且，将第三硅柱820的横剖面的周围长度K2(cm)设成满足第 三硅柱820的直径W2 (cm)与关系式(2_6)。 R2
(2-4) K2 = π W2 (2-6)将公式(2-4)代入(2-1)得到条件式(2-7)。
其中，接触电阻率P C = 6· 2X 10_8(Ω · cm)、薄膜电阻 PD = 6. 4X IO"3/ Wl ( Ω / □)，并且，施加0 (V)至所述半导体器件的接触窗410、430的任一方，施加1 (V)至另 一方，当施加1 (V)至接触窗420时，将流至接触窗410与430间的电流I㈧设为44 ( μ Α)， 将由公式(2-3)所得到的基准电阻Rs = 2.3Χ10_8(Ω)代入公式(2_7)，则得到第三硅柱 820的高度L2(cm)与第三硅柱820的横剖面的周围长度K2的关系式(2_8)。 因满足此条件式(2-8)时会满足公式(2-1)，故得到公式(2-9)。(图14) 此外，将第二硅柱810的周围长度设成8nm至100 μ m，将第三硅柱820与第一硅 柱830的周围长度设成8nm至100 μ m，将栅极长度设成6nm至10 μ m。满足这些构造的公 式(2-1)的条件式为第二硅柱810的直径为2.6nm、接触电阻率PC*7X10_3(Q ·_)、薄 膜电阻PD为pD = 6.4X10_3/W1(Q/D)，并且，施加O(V)至所述半导体器件的接触窗 410,430的任一方，施加1 (V)至另一方，当施加1 (V)至接触窗420时，将流至接触窗410与 430间的电流I (A)设为11.4(μΑ)，则由公式(2-3)将基准电阻设为Rs = 9X 10_8( Ω )时， 则变成公式(2-10)，
(2-10)将数值代入公式(2-10)，则变成公式(2-11)。 因当满足该条件式(2-11)时会满足公式(2-1)，故得到公式(2-12)。 实施例三半导体器件图15是本发明的实施例三的半导体器件中的晶体管的概略立体图。图16是图15 的剖面线A-A'中的概略剖面图，图17是图14的俯视图，图18是图15的剖面线B-B'中 的概略剖面图，图19是图15的剖面线C-C'中的概略剖面图。本实施例的半导体器件包 含第一硅柱830，具有形成于第一导电型的半导体衬底100的圆柱形状；第二硅柱810，具 有形成于所述第一硅柱830上的圆柱形状；第一绝缘体310，围绕所述第二硅柱810表面的 一部分；栅极210，围绕该绝缘体310 ；以及第三硅柱820，具有形成于所述第二硅柱810上 的圆柱形状。第二硅柱810包含作为该第二硅柱810的一部分而形成的第二导电型的高浓度杂质区域520 ；以及作为该第二硅柱810的一部分而形成的第二导电型的高浓度杂质区域 530。半导体衬底100包含作为该半导体衬底100的一部分而形成的第二导电型的 高浓度杂质区域510 ；以及作为该高浓度杂质区域510的一部分而形成的金属硅化物区域 (第一金属硅化物)720。并且，在该半导体衬底100形成有元件分离910。第三硅柱820包含作为该第三硅柱820的一部分而形成的第二导电型的高浓度杂 质区域540，且在该高浓度杂质区域540形成有金属硅化物区域(第二金属硅化物)710。第一硅柱830包含作为该第一硅柱830的一部分而形成的第二导电型的高浓度杂 质区域550。并且，本实施例的半导体器件包含接触窗430，形成于所述金属硅化物区域720 上；接触窗420，形成于所述金属硅化物区域710上；以及接触窗410，形成于所述栅极210上。在本实施例中，与所述实施例一不同，通过包含高浓度杂质区域540的第三硅柱 820与形成于该第三硅柱820的金属硅化物区域710所形成的接触电阻R2做成可忽视的构 造，且满足公式(3-1)。此情形为了减小通过包含高浓度杂质区域510的第一硅柱830与 形成于该第一硅柱830的金属硅化物区域720所形成的接触电阻Rl的寄生电阻，基准电阻 Rs及接触电阻Rl满足公式(3-2)较优选。R2 << Rs, R2 << Rs (3-1)Rl < Rs (3-2)Rs = V/I (3-3)此外，基准电阻Rs所述半导体器件的接触电阻Rl = 0且接触电阻R2 = 0，施加 O(V)至接触窗410、430的任一方，施加V(V)至另一方，当施加V(V)至接触窗420时，流至 接触窗410与430间的电流I㈧，由公式(3-3)求得。具体而言，当栅极210的长度为20nm、栅极绝缘膜的膜厚为lnm、且硅柱的直径为 IOnm时，第一硅柱830的接触电阻R、接触电阻率P C、第一导电型的杂质区域的薄膜电阻 P D、第一硅柱830的横剖面的周围长度Kl及第一硅柱830的高度Ll满足公式(3_4)。此 处，设α为公式(3-5)。并且，将第一硅柱830的横剖面的周围长度Kl (cm)设成满足第一 硅柱830的直径Wl (cm)与关系式(3-6)。
「01191
Kl = Jiffl (3-6)将公式(3-4)代入(3-1)得到条件式(3-7)。 其中，接触电阻率PC = 6. 2Χ10_8(Ω · cm)、薄膜电阻 PD= 1.6 X IO^3X 4/ Ι1(Ω/□)，第二硅柱820的(nm)，而且，施加O(V)至所述半导体器件的接触窗410、430的任一方，施加I(V)至另一方，当施加I(V)至接触窗420时，将流至接触窗410与430间 的电流I㈧设为44(μΑ)，将由公式(3-3)求得的基准电阻Rs = 2.3X10_8(Q)代入公式 (3-7)，则得到第三硅柱820与第一硅柱830的高度Ll以及第三硅柱820与第一硅柱830 的横剖面的周围长度Kl的关系式(3-8)。
因满足此条件式(3-8)时会满足公式(1)，故得到公式(3-9) " 此外，将第二硅柱810的周围长度设成8nm至100 μ m、将第三硅柱820及第一硅 柱830的周围长度设成8nm至100 μ m、且将栅极长度设成6nm至10 μ m。满足这些构造的 公式(3-1)的条件式为第二硅柱810的直径为2. 6nm、接触电阻率P C为7X 10_3(Ω -cm)、 薄膜电阻PD为PD= 1.6X10_3X4/W1(Q/D)，而且，施加O(V)至所述半导体器件的接 触窗410、430的任一方，施加I(V)至另一方，当施加I(V)至接触窗420时，将流至接触窗 410与430间的电流I(A)设为11.4(μΑ)，通过公式(3-3)，在基准电阻Rs = 9Χ10_8(Ω) 时设成Ll = L2、Kl = Κ2，则变成公式(3-10)， 若将数值代入公式(3-10)，则变成公式(3-11) 1 -CSOthf~—^-|<4.3el0Wl^r [Wlin-IAe^y门”、因满足此条件式(11)时会满足公式(1)，故得到公式(3-12)。 Γηηα ~Wcoth ~~TTT^-1 < 4.3el0 => RKRs
L0133」 此外，在所述各实施例中，金属硅化物区域710及720也能以Ni金属硅化物、Pt金 属硅化物、Er金属硅化物、Yb金属硅化物或组合这些元素的金属硅化物。因此依照本发明，提供一种半导体器件，其特征在于，具备第一硅柱，形成于半导 体衬底上；第二硅柱，形成于所述第一硅柱上；第一绝缘体，围绕所述第二硅柱表面的一部 分；栅极，围绕所述第一绝缘体；第三硅柱，形成于所述第二硅柱上；第一金属硅化物，围绕 所述第一硅柱表面的一部分；以及第二金属硅化物，围绕所述第三硅柱表面的一部分；其 中，通过所述第一金属硅化物与所述第一硅柱所形成的接触电阻及通过所述第二金属硅化 物与所述第三硅柱所形成的接触电阻分别比所述半导体器件的基准电阻小。依照所述构成的半导体器件，可提供解决因SGT的寄生电阻的增加造成功率消耗 的增大与动作速度的下降，而实现SGT的高速化、低功率消耗的半导体器件。
权利要求
一种半导体器件，其特征在于，具备第一硅柱，形成于半导体衬底上；第二硅柱，形成于所述第一硅柱上；第一绝缘体，围绕所述第二硅柱表面的一部分；栅极，围绕所述第一绝缘体；第三硅柱，形成于所述第二硅柱上；第一金属硅化物，围绕所述第一硅柱表面的一部分；以及第二金属硅化物，围绕所述第三硅柱表面的一部分；其中，通过所述第一金属硅化物与所述第一硅柱所形成的接触电阻及通过所述第二金属硅化物与所述第三硅柱所形成的接触电阻分别比所述半导体器件的基准电阻小。
2.一种半导体器件，其特征在于，具备 第二硅柱，形成于半导体衬底上；第一绝缘体，围绕所述第二硅柱表面的一部分； 栅极，围绕所述第一绝缘体； 第三硅柱，形成于所述第二硅柱上；以及 第二金属硅化物，围绕所述第三硅柱表面的一部分；其中，通过所述第二金属硅化物与所述第三硅柱所形成的接触电阻比所述半导体器件 的基准电阻小。
3.一种半导体器件，其特征在于，具备 第一硅柱，形成于半导体衬底上； 第二硅柱，形成于所述第一硅柱上；第一绝缘体，围绕所述第二硅柱表面的一部分； 栅极，围绕所述第一绝缘体；以及 第一金属硅化物，围绕所述第一硅柱表面的一部分；其中，通过所述第一金属硅化物与所述第一硅柱所形成的接触电阻比所述半导体器件 的基准电阻小。
4.一种半导体器件，其特征在于，具备 第一硅柱，形成于半导体衬底上； 第二硅柱，形成于所述第一硅柱上；第一绝缘体，围绕所述第二硅柱表面的一部分； 栅极，围绕所述第一绝缘体； 第三硅柱，形成于所述第二硅柱上； 第一金属硅化物，围绕所述第一硅柱表面的一部分；以及 第二金属硅化物，围绕所述第三硅柱表面的一部分；其中，所述第一硅柱的直径Wl (cm)及高度Ll (cm)与所述第三硅柱的直径W2 (cm)及高 度L2(cm)的关系满足
5.一种半导体器件，其特征在于，具备 第二硅柱，形成于半导体衬底上；第一绝缘体，围绕所述第二硅柱表面的一部分； 栅极，围绕所述第一绝缘体； 第三硅柱，形成于所述第二硅柱上；以及 第二金属硅化物，围绕所述第三硅柱表面的一部分；其中，所述第三硅柱的直径W2(cm)与高度L2(cm)的关系满足 。
6. 一种半导体器件，其特征在于，具备 第一硅柱，形成于半导体衬底上； 第二硅柱，形成于所述第一硅柱上；第一绝缘体，围绕所述第二硅柱表面的一部分； 栅极，围绕所述第一绝缘体；以及 第一金属硅化物，围绕所述第一硅柱表面的一部分；其中，所述第一硅柱的直径Wl(cm)与高度Ll(cm)的关系满足
7.根据权利要求1至6中任一权利要求所述的半导体器件，其特征在于，所述第一金属 硅化物及所述第二金属硅化物为Ni金属硅化物、Pt金属硅化物、Er金属硅化物、Yb金属硅 化物或组合这些元素的金属硅化物。
8.根据权利要求1至7中任一权利要求所述的半导体器件，其特征在于，所述第一硅柱 及所述第三硅柱包含高浓度杂质区域。
全文摘要
本发明提供一种解决因三次元半导体的SGT(环绕栅极晶体管)的寄生电阻的增加造成功率消耗的增大以及动作速度的下降，实现SGT的高速化、低功率消耗的半导体器件。本发明的半导体器件，其特征在于，具备第一硅柱，形成于半导体衬底上；第二硅柱，形成于所述第一硅柱上；第一绝缘体，围绕所述第二硅柱表面的一部分；栅极，围绕所述第一绝缘体；第三硅柱，形成于所述第二硅柱上；第一金属硅化物，围绕所述第一硅柱表面的一部分；以及第二金属硅化物，围绕所述第三硅柱表面的一部分；其中，通过所述第一金属硅化物与所述第一硅柱所形成的接触电阻及通过所述第二金属硅化物与所述第三硅柱所形成的接触电阻分别比所述半导体器件的基准电阻小。
文档编号H01L29/78GK101897008SQ20078010190
公开日2010年11月24日 申请日期2007年12月12日 优先权日2007年12月12日
发明者工藤智彦, 舛冈富士雄 申请人:日本优尼山帝斯电子株式会社