专利名称：垂直结构的半导体芯片的电极的制作方法
技术领域：
本发明揭示一种高发光效率的垂直结构的半导体芯片，包括，垂直结构的氮 化镓基、磷化镓基、镓氮磷基和氧化锌基芯片(包括，垂直结构的氮化镓基、磷化镓基、镓氮磷基和氧化锌基发光二极管芯片(LED))。属于半导体电子技 术领域。
背景技术：
为了解决磷化镓(GaP)基LED的砷化镓(GaAs)生长衬底吸收光辐射，氮 化镓(GaN)基LED的蓝宝石生长衬底的散热效率低，等问题，垂直结构磷化镓 基和氮化镓基LED芯片被分别提出，其基本结构如下反射/欧姆层层叠在磷化 镓基或氮化镓基外延层与导电支持衬底之间(生长衬底己经被剥离)，形成垂直磷 化镓基或氮化镓基LED。垂直结构的半导体芯片具有很多优点，例如，高热导率， 电流分布均匀，可在大电流下工作，等。在先的垂直结构半导体芯片包括反 射/欧姆/键合层，P类型限制层，活化层，N+/N++类型限制层，和N类型限制 层依次层叠在导电支持衬底上，图形化的电极层叠在N类型限制层上。因为N类型限制层的电阻比N+/N++类型限制层的电阻大，因此，工作电压 较高，发光效率较低。因此，需要进一步降低工作电压，以提高发光效率。本发明公开一种高发光效率的垂直结构的半导体芯片(包括，氮化镓基、磷 化镓基、镓氮磷基和氧化锌基LED芯片)。发明内容本发明揭示高发光效率的垂直结构的半导体芯片。高发光效率的垂直结构的半导体芯片的第一个具体实施实例的结构如下(图2) :(1) —半导体外延层；半导体外延层包括N类型限制层，N+/N++类型 限制层，活化层，P类型限制层；N+/N++类型限制层层叠在N类型限制层和活 化层之间；P类型限制层层叠在活化层的另一面。(2) —导电支持衬底。(3) 一反射/欧姆/键合层；导电反射/欧姆/键合层层叠在P类型限制层和导电支持衬 底之间。(4)图形化的电极；在半导体外延层的预定的位置上蚀刻N类型限制 层直到N+/N++类型限制层暴露，在N+/N++类型限制层的暴露的部分上形成图 形化电极。(5) —钝化层层叠在半导体外延层的N类型限制层的表面。半导体 芯片的N类型限制层和/或钝化层的表面被粗化或在表面上形成光子晶体结构。 N类型限制层和/或钝化层被蚀刻出图形化的沟槽以便提高光取出效率，沟槽的 的底部是N+/N++类型限制层。高发光效率的垂直结构的半导体芯片的第二个具体实施实例的结构如下(图3) :(1) —半导体外延层；半导体外延层包括N+/N++类型限制层，活化层， P类型限制层；活化层层叠在N+/N++类型限制层和P类型限制层之间。(2) 一导电支持衬底。(3) —反射/欧姆/键合层；导电反射/欧姆/键合层层叠在P类 型限制层和导电支持衬底之间。(4)图形化的电极；图形化电极形成在N+/N++ 类型限制层上。(5) —钝化层层叠在外延层的 +^++类型限制层的表面。半 导体芯片的N+/N++类型限制层和/或钝化层的表面被粗化或在表面上形成光子 晶体结构。钝化层被蚀刻出图形化的沟槽以便提高光取出效率，沟槽的的底部 是N+/N++类型限制层。本发明的目的和能达到的各项效果如下 (1)本发明提供一种高发光效率垂直结构半导体(包括，氮化镓基或磷化镓基 或镓氮磷基或氧化锌基)芯片(包括，氮化镓基或磷化镓基或镓氮磷基或氧化锌基LED芯片)。在先的垂直结构半导体芯片的图形化的电极层叠在 N类型限制层上，而本发明提供的垂直结构半导体芯片的图形化的电极层 叠在N+/N++类型限制层上，由于N+/N++类型限制层的电阻比N类型限 制层的电阻低，因此，本发明的垂直结构半导体芯片的工作电压降低，发 光效率进一步提高。(2)本发明提供高光取出效率的垂直结构半导体芯片。由于半导体外延层的表 面和/或钝化层的表面被粗化(或在表面上形成光子晶体结构)，以及在半 导体外延层和/或钝化层中形成沟槽，因此，光取出效率提高。 本发明和它的特征及效益将在下面的详细描述中更好的展示。
图1展示在先的垂直结构半导体芯片。图2展示本发明的垂直结构半导体芯片的第一，二，三个具体实施例。 图3展示本发明的垂直结构半导体芯片的第四，五，六个具体实施例。 图4展示本发明的垂直结构半导体芯片的表面上的沟槽的一个具体实施例。 图5展示本发明的垂直结构半导体芯片的图形化电极的多个具体实施例。具体实施实例和发明的详细描述虽然本发明的具体化实施例将会在下面被描述，但下列各项描述只是说明 本发明的原理，而不是局限本发明于下列各项具体化实施例的描述。注意下列各项 (1)图中各部分的比例不代表真实产品的比例。(2) 本发明提供的垂直结构半导体芯片的外延层的材料是从一组材料中选出， 该组材料包括氮化镓基，磷化镓基，镓氮磷基和氧化锌基材料。其中， 氮化镓基材料包括镓、铝、铟、氮的二元系，三元系，四元系材料；镓、 铝、铟、氮的二元系，三元系，四元系材料包括，GaN， GalnN, AlGalnN， AlGalnN，等。磷化镓基材料包括镓、铝、铟、磷的二元系，三元系， 四元系材料；镓、铝、铟、磷的二元系，三元系，四元系材料包括，GaP、 GalnP、 AlGalnP， InP，等。镓氮磷基材料包括镓、铝、铟、氮、磷的 二元系，三元系，四元系和五元系材料；镓、铝、铟、氮、磷的二元系， 三元系，四元系和五元系材料包括，GaNP， AlGaNP， GalnNP， AlGalnNP，等。 氧化锌基材料包括，Zn0，等。氮化镓基、磷化镓基、镓氮磷基、和氧化 锌基芯片包括氮化镓基、磷化镓基、镓氮磷基、和氧化锌基LED。氮化 镓基外延层的晶体平面包括c-平面，a-平面，m-平面。(3) 本发明的垂直结构半导体芯片的导电支持衬底是从一组材料中选出，该组 材料包括金属化硅片，金属化陶瓷片，导电硅片，导电砷化镓片，导电磷化镓片，金属，合金，等。金属和合金包括铜，钼，钨铜，等。金属 化硅片包括带有防静电二极管的金属化硅片和不带有防静电二极管的金 属化硅片。(4) 本发明的垂直结构半导体芯片的导电反射/欧姆/键合层具有多层结构；每 层的材料是从一组材料中选出，该组材料包括分布布喇格反射层，金属 铝，银，金，锡，镍，铬，钛，铍，及金属的合金；金属的合金包括金锡, 银锡，金铍。(5) 本发明的垂直结构半导体芯片的钝化层具有单层或多层结构。每层的材料 是从一组材料中选出，该组材料包括氧化硅，氮化硅，等。图l展示在先的垂直结构半导体芯片。
一半导体(氮化镓基或磷化镓基或镓氮磷基或氧化锌基)外延芯片100包括，N类型限制层101， N+/N++类型限制 层105，活化层(active layer) 106， P类型限制层107，导电反射/欧姆/键合层 108，导电支持衬底109，以及层叠在N类型限制层101上的图形化电极102和 打线焊盘103。其中，活化层的结构包括体(bulk)，单量子阱，多量子阱，量子点，量子线，等。图lb展示图la的在先的垂直结构半导体芯片的AA截面图。图形化电极102 层叠在N类型限制层101上，N类型限制层的表面被粗化104 (或形成光子晶 体结构)。图2展示本发明的垂直结构半导体芯片的三个具体实施例。 图2a到图2c展示垂直结构半导体芯片的第一个具体实施例。垂直结构半导 体芯片200的结构包括N类型限制层201， N+/N++类型限制层205，活化层 206， P类型限制层207,导电反射/欧姆/键合层208，导电支持衬底209，图形 化的窗口210,图形化电极202，打线焊盘203。 N类型限制层201的表面被顆 化204 (或形成光子晶体结构)。在N类型限制层201中形戒图形化的沟槽212。 制造图形化电极202的工艺在N类型限制层201中采用光刻方法彬成图形 化的窗口210，图形化的窗口210的形状和位置与图形化电极3^相同，图形化 的窗口 210的底部是N+/N++类型限制层205，所以，形成于图形化的窗口210 中的图形化电极202的底部与N+/N++类型限制层205联接，图形化电极202的 两侧面与N类型限制层201和N+/N++类型限制层205联接。因而，当电流从图 形化电极202的底部和一部分侧面流向N+/N++类型限制层205再流向活化层 206时，电流同时也从图形化电极202侧面的其它部分流向N类型限制层201 再流向N+/N++类型限制层205再流向活化层206，因而，有效的降低电阻和工作电压。图形化电极202的形状应使得电流的分布均匀。在N类型限制层201中蚀刻出图形化的沟槽212以便提高光取出效率；图形 化的沟槽212的底部是所述的N+/N++类型限制层205，因此，图形化的沟槽212 并不影响活化层206的功能。对于LED， N类型限制层201的功能之一是作为光 导，因此，沟槽212縮短了全内反射光的路径的长度，减轻了光吸收，提高了 光取出效率。选择图形化的沟槽212的形状和位置，使的沟槽212不影响电流 的流动。另外，图形化的窗口210的底部是N+/N++类型限制层205，因此，当图形化 电极202的厚度比图形化的窗口 210的深度小时，图形化的窗口 210的未被图 形化电极202填充的部分也起到沟槽212的作用，S卩，縮短了光路径的长度， 提高了光取出效率。导电反射/欧姆/键合层208的作用如下(1)对于半导体发光二极管，反射从 活化层发出的光，形成良好的欧姆接触，易于与支持衬底键合。(2)对于其它 半导体器件，形成良好的欧姆接触，易于与支持衬底键合。图形化电极可以具有其他形状(见图5)，形状设计的目的是使电流分部更均 匀和遮挡更少的光。图2d展示的垂直结构半导体芯片的第二个具体实施例。垂直结构半导体芯片 200的结构包括钝化层213, N类型限制层201， N+/N++类型限制层205，活 化层206， P类型限制层207，导电反射/欧姆/键合层208，导电支持衬底209， 图形化窗口210，图形化电极202。 N类型限制层201的表面被粗化204 (或形 成光子晶体结构)。在钝化层213和N类型限制层201中形成图形化的沟槽212。 钝化层213的表面被粗化214 (或形成光子晶体结构)。制造图2d展示的图形化电极202的工艺首先，在N类型限制层201上层叠钝化层213，然后，在钝化层213与N类型限制层201中形成图形化的窗口 210， 图形化电极202层叠在图形化的窗口210中的暴露的N+/N++类型限制层205上。图2e展示垂直结构半导体芯片200的第三个具体实施例，首先在N类型限制 层201形成图形化的窗口 210，图形化电极202层叠在图形化的窗口 210中的暴 露的N+/N++类型限制层205上，然后，层叠钝化层在半导体芯片上，钝化层覆 盖图形化的窗口 210和图形化电极202，在钝化层213和N类型限制层201中 形成图形化沟槽212，以便提高光取出效率。钝化层213的表面被粗化214 (或 形成光子晶体结构)。图3展示本发明的垂直结构半导体芯片的第四，五，六个具体实施实例。图3a到图3c展示第四个具体实施例。垂直结构半导体芯片300的结构包括 N+/N++类型限制层305，活化层306， P类型限制层307，导电反射/欧姆/键合 层308，导电支持衬底309，图形化电极302，打线焊盘303。 N+/N++类型限制 层305的表面被粗化304 (或形成光子晶体结构)。在N+/N++类型限制层305 上形成图形化电极302，具有较低的电阻，因此，工作电压较低。图形化电极302可以具有其他形状(见图5)，形状设计的目的是使电流分部 更均匀和遮挡更少的光。图3d展示垂直结构半导体芯片的第五个具体实施例。垂直结构半导体芯片300 的结构包括钝化层313， N+/N++类型限制层305，活化层306， P类型限制层 307，导电反射/欧姆/键合层308，导电支持衬底309，图形化电极302。钝化层 313和/或N+/N++类型限制层305的表面被粗化314和/或304 (或形成光子晶体 结构)。制造图3d展示的图形化电极302的工艺首先，在N+/N++类型限制层305 上层叠钝化层313，然后，在钝化层313中形成图形化的窗口310，图形化电极302层叠在图形化的窗口 310中的暴露的N+/N++类型限制层305上。在钝化层 313中形成图形化沟槽312，以便提高光取出效率。图3e展示垂直结构半导体芯片200的第六个具体实施实例，首先，层叠图形 化电极302在N+/N++类型限制层305上，然后，层叠钝化层313在半导体芯片 上，在钝化层313中形成图形化沟槽312，以便提高光取出效率。钝化层313和 /或N+/N++类型限制层305的表面被粗化314和/或304(或形成光子晶体结构)。图4展示本发明的垂直结构半导体芯片的表面上的沟槽的一个具体实施实例 的顶视图。垂直结构半导体芯片400的结构包括，图形化电极402和图形化沟槽412，以便提高光取出效率。图5展示本发明的垂直结构半导体芯片的图形化电极的一些具体实施实例。 图5a展示单线条图形化电极。垂直结构半导体芯片500包括，单线条图形化电极502，打线焊盘503。这个垂直结构半导体芯片特别适用于侧发光LED (sideview LED).图5b展示双线条图形化电极。垂直结构半导体芯片510包括，双线条图形化 电极512，两个打线焊盘513。图5c展示多线条图形化电极。垂直结构半导体芯片520包括，多线条图形化 电极522，打线焊盘523。其中，图形化电极522的多个线条互相电联接。图5d展示另一种形式的多线条图形化电极。垂直结构半导体芯片530包括， 多线条图形化电极532，打线焊盘533。其中，图形化电极的多个线条互相电联 接。图5e展示另一种形式的多线条图形化电极。垂直结构半导体芯片540包括， 多线条图形化电极542，打线焊盘543。其中，图形化电极的多个线条互相电联接。图5f展示螺旋形图形化电极。垂直结构半导体芯片550包括，螺旋形图形化 电极552,打线焊盘553。图5g展示多环形图形化电极。垂直结构半导体芯片560包括，多环形图形化 电极562 (图5g包括两个互相联接的环)，打线焊盘563。可以多于两个互相联 接的环。上面的具体的描述并不限制本发明的范围，而只是提供一些本发明的具体化的 辆证。因此本发明的涵盖范围应该由权利要求和它们的合法等同物决定，而不 暴ft上述具体化的详细描述和实施实例决定。
权利要求
1.一种垂直结构半导体芯片，其特征在于，垂直结构半导体芯片包括*导电支持衬底；*导电反射/欧姆/键合层；*半导体外延层；所述的半导体外延层包括P类型限制层，活化层，N+/N++类型限制层；其中，所述的导电反射/欧姆/键合层，P类型限制层，活化层，N+/N++类型限制层依次层叠在导电支持衬底上；*一个图形化的电极；其中，所述的图形化的电极层叠在所述的N+/N++类型限制层上。
2. 权利要求l的垂直结构半导体芯片，其特征在于，所述的半导体外延层的材 料是从一组材料中选出，该组材料包括(1)氮化镓基材料，即，元素镓、铝、 铟、氮等的二元系，三元系和四元系材料；所述的氮化镓基的二元系，三元系 和四元系材料包括，GaN， AlGaN， GalnN, AlGalnN;所述的氮化镓基外延层的 晶体平面包括c-平面，a-平面，m-平面；(2)磷化镓基材料，S卩，元素镓、铝、 铟、磷的二元系，三元系和四元系材料；所述的磷化镓基的二元系，三元系和 四元系材料包括，GaP， AlGaP， GalnP， AlGalnP; (3)镓氮磷基材料，即，元 素镓、铝、铟、氮、磷等的二元系，三元系，四元系和五元系材料；所述的镓 氮磷的二元系，三元系，四元系和五元系材料包括，GaNP, AlGaNP， GalnNP， AlGalnNP; (4)氧化锌基材料，包括，Zn0;所述的半导体芯片的活化层的结构 是从一组结构中选出，该组结构包括体，单量子阱，多量子阱，量子点，量 子线。
3. 权利要求1的垂直结构半导体芯片，其特征在于，所述的半导体外延层的 ,^++类型限制层的表面被粗化或形成光子晶体结构。
4. 权利要求1的垂直结构半导体芯片，其特征在于，所述的导电反射/欧，/键合 层具有多层结构；每层的材料是从一组材料中选出，该组材料包括分布布喇 格反射层，金属铝，银，金，锡，镍，铬，钛，铍，及所述的金属的合金；所 述的金属的合金包括金锡，银锡，金铍。
5. 权利要求l的垂直结构半导体芯片，其特征在于，所述的导电支持衬底的材 料是从一组材料中选出，该组材料包括金属化硅片，金属化陶瓷片，导电硅 片，导电砷化镓片，导电磷化镓片，金属，合金；金属和合金包括铜，钼， 鸨铜；所述的金属化硅片包括带有防静电二极管的金属化硅片和不带有防静 电二极管的金属化硅片。
6. 权利要求l的垂直结构半导体芯片，其特征在于，所述的图形化的电极的形 状包括单线条，互相联接的多线条，互相联接的多环，螺旋；所述的图形化的 电极的形状使得电流分布基本上均匀。
7. 权利要求l的垂直结构半导体芯片，其特征在于，所述的半导体芯片进一步 包括N类型限制层；所述的N类型限制层层叠在所述的N+/N++类型限制层上; 在所述的N类型限制层上有图形化的窗口 ，所述的图形化的窗口的底部是所述 的N+/N++类型限制层；所述的图形化的电极层叠在所述的图形化的窗口中的 N+/N++类型限制层上并与所述的N+/N++类型限制层电联接。
8. 权利要求7的垂直结构半导体芯片，其特征在于，所述的半导体芯片的N类 型限制层被蚀刻出图形化的沟槽以便提高光取出效率；被蚀刻出的图形化fe沟 槽的底部是所述的N+/N++类型限制层。
9. 权利要求7的垂直结构半导体芯片，其特征在于，所述的N类型限制嵐to表 面被粗化或形成光子晶体结构。 "
10. 权利要求7的垂直结构半导体芯片，其特征在于，所述的半导体芯片进一 歩包括钝化层；所述的钝化层层叠在所述的N类型限制层上；在所述的钝化层 上有图形化的窗口 ，所述的钝化层上的图形化的窗口的底部是所述的N+/N++类 型限制层；所述的钝化层上的图形化的窗口的形状和位置与所述的N类型限制 层上的图形化的窗口的形状和位置相同，所述的图形化的电极层叠在所述的钝 化层中和所述的N类型限制层中的图形化的窗口中的N+/N++类型限制层上并 与所述的N+/N++类型限制层电联接。
11. 权利要求1的垂直结构半导体芯片，其特征在于，所述的半导体芯片进一 步包括钝化层；所述的钝化层层叠在所述的N+/N++类型限制层上；在所述的钝 化层上有图形化的窗口，所述的图形化的窗口的底部是所述的N+/N++类型限制 层；所述的图形化的电极层叠在所述的图形化的窗口中的N+/N++类型限制层上 并与所述的 +^++类型限制层电联接。
12. 权利要求10和11的垂直结构半导体芯片，其特征在于，所述的半导体芯 片的钝化层被蚀刻出图形化的沟槽以便提高光取出效率；被蚀刻出的图形化的 沟槽的底部是所述的N+/N++类型限制层。
13. 权利要求10和11的垂直结构半导体芯片，其特征在于，所述的钝化层的 表面被粗化或形成光子晶体结构。
14. 权利要求10和11的垂直结构半导体芯片，其特征在于，所述的钝化层具 有单层或多层结构；每层的材料是从一组材料中选出，该组材料包括氧化硅， 氮化硅。
全文摘要
本发明揭示一种高发光效率的垂直结构的半导体芯片。高发光效率的垂直结构的半导体芯片的一个具体实施实例的结构如下(1)一外延层；外延层包括N+/N++类型限制层，活化层，P类型限制层。(2)一导电支持衬底。(3)一反射/欧姆/键合层；导电反射/欧姆/键合层层叠在外延层和导电支持衬底之间。(4)图形化的电极；图形化电极形成在N+/N++类型限制层上。本发明的垂直结构半导体芯片的工作电压较低，发光效率进一步提高。
文档编号H01L33/00GK101222011SQ20081000089
公开日2008年7月16日 申请日期2008年1月28日 优先权日2008年1月28日
发明者晖 彭 申请人:金 芃;彭 晖