专利名称：半导体组件封装体的制作方法
技术领域：
本发明涉及半导体组件封装体，特别是一种具有相对较小尺寸 的半导体组件封装体。
背景技术：
一般半导体组件的制作流程，在完成芯片的制作后，皆要进行 芯片的封装制程，以使用于各种电子装置之中，例如计算机、数码 相机及手机等。然而，随着芯片的功能愈来愈强化及多元化，芯片
的信号传输接脚(pin),也变得愈来愈高密度化，使得也增加半导 体组件封装体的尺寸。
图1显示一种现有半导体组件封装体的上^L图。在图1中，一 芯片(chip ) 4设置于一电路板(circuit board ) 2上，且芯片4上方 的才妾合垫8电性连4妄电赠4反2上的4妄合垫6以传递芯片4的信号。 一电性连接接合垫6的线路10，形成于电路板2上，且此线路10 绕芯片4置》文的位置，而延伸至一外部电3&以传递芯片4的信号。 在已知的半导体组件封装体中，线路10需要绕过芯片4，使得增大 电路板的使用面积，如图1A所示。据此，也导致半导体组件封装 体尺寸的增大。
因此，亟需一种可解决上述问题的半导体组件封装体。
发明内容
有鉴于此，本发明之一目的是提供一种半导体组件封装体。上 述半导体组件封装体，包含一承载板，其上方形成有一第一导电层 及一第二导电层，以及一具有第一接合垫及第二接合垫的芯片，其 置于上述承载板上，且第 一接合垫及第二接合垫分别电性连接第一 导电层及第二导电层，其中第二导电层位于上述芯片与承载板之 间。在此半导体组件封装体中，由于第二导电层(或称传导线路) 直接延伸于芯片的下方，而不需绕过芯片设置。因此，可减少承载 板的使用面积，进而缩小半导体組件封装体的尺寸。
本发明之另一目的是提供一种半导体组件封装体。此半导体组 件封装体，包含承载板，其具有第一表面及与其相反的第二表面， 以及具有第一接合垫及一第二接合垫的芯片，i殳置于上述承载板的 第一表面上。上述半导体组件封装体，还包含第一导电层，形成于
上述承载板的第一表面上，且电性连接第一接合垫；以及第二导电 层，延伸于承载板的第二表面上，且电性连接第二接合垫。在此半 导体组件封装体中，由于第二导电层(或称传导线路)可延伸于承 载^^的背面(或称第二表面)上，而不需绕过芯片i殳置。因此，可 减少承载板用来形成传导线路的表面积，藉此可缩小半导体组件封 装体的尺寸。
该半导体组件封装体还可以包含第三接合垫，设置于该第一 导电层上；第四接合垫，设置于该承载板的该第一表面上；第一导 线，电性连接该第三接合垫与该第一接合垫；以及第二导线，电性 连接该第四接合垫与该第二接合垫。更具体地，该第二导电层是形 成于该第二表面上，且从该承载板的侧壁延伸至该承载板的第 一表 面上，以电性连4妻该第四4妻合垫。
该半导体组件封装体还可以包含一导通孔，形成于该承载板之中，以电性连接该第二导电层与该第四接合垫。
在本发明的另一种实施方式中，半导体组件封装体进一步包含 第一金属凸块，设置于该第一接合垫上；以及第二金属凸块，设置 于该第二接合垫上；其中该第一金属凸块电性连接该第一导电层，
且该第二金属凸块电性连4妻该第二导电层。更优选地，该半导体组 件封装体，还包含一导通孔，形成于该7 义载纟反之中，且电性连接该 第二导电层与该第二金属凸块。
本发明之再一目的是提供一种半导体组件封装体。上述半导体
组件封装体，包含承栽板，其上方形成有第一导电层及第二导电层； 具有一半导体组件的芯片，设置于上述承载板上；第三导电层，形 成于上述芯片上，且电性连接半导体组件；第一接合垫，形成于上 述芯片上，且电性连接上述第一导电层；以及第二接合垫，形成于 上述第三导电层上，其中此第二接合垫与第一接合垫位于芯片的同 一侧，且电性连接第二导电层与该第三导电层。在此半导体组件封 装体中，藉由第三导电层及第二接合垫，可将芯片的信号传递至同 一侧，使得不需要形成围绕芯片的传导线^^。因此，可减少承载板 的使用面积，及缩小半导体组件封装体的尺寸。
该半导組件封装体还可以包含一绝缘层，形成于该芯片上，以 隔离该第三导电层与该芯片。
该半导体组件封装体还可以包含一导通孔，形成于该绝缘层之 中，以电性连接该第三导电层与该半导体组件。
该半导体组件封装体还可以包含第三接合垫，设置于该第一导 电层上；第四接合垫，设置于该第二导电层上；第一导线，电性连 接该第一接合垫与该第三接合垫；以及第二导电线，电性连接该第 二接合垫与该第四4妄合垫。在一个具体实施方式
中，该第一4妻合垫与该第二4妻合垫位于该 芯片的同一侧。
在一个具体实施方式
中，该半导体组件封装体还包含一绝缘保 护层，覆盖该第三导电层。
图1显示一种已知之半导体组件封装体的上—见图2A、 2C及2D显示根据本发明第一实施例之一种半导体组 件封装体的示意图2B显示4艮据本发明第二实施例之一种半导体组件封装体的 剖面图3A显示才艮据本发明第三实施例之一种半导体组件封装体的 剖面图3B显示才艮据本发明第四实施例之一种半导体组件封装体的 剖面图4A-4B显示才艮据本发明第五实施例之一种半导体组件封装 体的示意图；以及
图5显示才艮据本发明第六实施例之一种半导体组件封装体的剖面图。
具体实施例方式
接下来以实施例并配合图示以详细说明本发明，在图示或描述中，相似或相同部^H吏用相同或相似的符号。在图示中，实施例各 组件的形状或厚度可扩大，以简化或是方^更标示。此外，可了解的 是，未绘示或描述之组件，可以是各种本领域普通技术人员所知悉 的形式。
图2A-2D显示根据本发明实施例之一种半导体组件封装体50 的示意图，其中这些实施例显示一传导线^各(conductive line )延伸 于一芯片52)的下方。如图2A所示，显示根据本发明第一实施例 之一种半导体组件封装体50的剖面图。在图2A中，提供一上方形 成有导电层58及导电层60的承载板(support board ) 56,也可称 为电路板(printed circuit board )。分另ll形成接合垫(bonding pad ) 61及4妄合垫62于上述导电层58及60上，且分别电性连4妾导电层 58及导电层60。接着，置放一上方形成有接合垫53及接合垫54 的芯片52于承载板56上方的导电层60上，且以导线64分别电性 连接接合垫53与接合垫61，及接合垫54与接合垫62。也就是说， 导电层60位于芯片52与承载板56之间，且延伸至一外部电^各(未 显示)，以传递芯片52的信号至此外部电路。上述接合垫53、 54、 61及62也可以称为4命出/1命入4妾脚。
在一实施例中，上述承载板56可以是多层玻璃纤维及环氧树 脂所构成的基材，接着，使用例如化学气相沉积法、物理气相沉积 法或电镀的方式，形成例如是铜或其它合适之导电材的沉积层 (未显示)于上述承载板56上。之后，藉由光刻/蚀刻制程(工艺)， 图案化上述沉积层，以形成导电层58及导电层60。另外，上述导 电层58及60也可以称为传导线路。
在完成导电层58及60的制作后，涂布一绝缘保护层66于导 电层58及60上方，且图案化此绝缘保护层66，以暴露部分的导电 层58及60。之后，分别形成例如铜接合垫61及62于暴露的导电 层58及60上。上述绝纟彖保护层66可避免石並撞或刮伤导电层58及60。值得一^是的是，在图2A中，省略导电层60与芯片52之间的 绝缘保护层，以简化及清楚地说明本发明第 一实施例具体实施的方 式。
值得注意的是，由于导电层60或称为传导线路可直接设置及 延伸于芯片52的下方，而不需绕过芯片52置方文的位置。因此，可 减少承载板56中用来设置传导线路的面积，进而缩小半导体组件 封装体50的尺寸。再者，上述导电层58及导电层60位于同一层， 且分别延伸至一外部电路，以传递芯片52的信号。
图2B显示4艮据本发明第二实施例之一种半导体组件封装体50 的剖面图。与第一实施例比较，第二实施例是在承载板上方形成多 层导电层。相似组件的形成方法及其材质，可参阅第一实施例，因
在图2B中，提供上述承载板56且形成导电层60于此承载板 56上。接着，形成一绝缘层68于此承载板56上，且覆盖导电层 60。形成导电层58于上述绝缘层68上，且涂布绝纟彖保护层66于 导电层58,以制作具有双层导电层58及60的承载板56，也可以 称为具有双层传导线^各的电^各板。分别设置4妻合垫61及接合垫62 于导电层58及导电层60上，以分别电性连接导电层58及导电层 60。
在完成具有双层导电层之承载板56的制作后，i殳置上述芯片 52于此7fc载才反56上方，且藉由导线64，分别电性连冲妻4妄合垫53 与接合垫61,及接合垫54与接合垫62，以传递芯片52的信号至 导电层58及60,然后再传递至一外部电路。
在第二实施例中，同样地，由于导电层60可直4妻形成于芯片 52的下方，而不需要绕过芯片设置。因此，可减少承载板的使用面积，藉此可縮小半导体组件封装体的尺寸。此外，由于导电层i殳置 于不同层，因此，也可以避免导电层间因重叠问题而造成的短^各现 象。
图2C显示如图2A所示之半导体组件封装体50的上浮见图。在 图2C中，芯片52设置于承载板56上，且藉由接合垫54、导线64 及接合垫62,分别将此芯片52的信号传递至导电层60,也可以称 为传导线路。接着，此信号再藉由形成于芯片52下方的传导线^各 4专递至一外部电^各，例如电源驱动电^各(power driver )或地址马区动 电路(address driver )等。另外，上述芯片52的信号也可以通过导 线64、接合垫53及61及导电层58,传递至上述外部电^各。
如图2C所示，由于传导线路或称导电层60,是直接延伸于芯 片52下方的区i或，而不需绕过此芯片52。因此，可减少承载+反56 的使用面积，进而缩小半导体组件封装体的尺寸。此外，由于传导 线^各直接延伸于芯片52下方的区域，使得可缩短半导体组件封装 体的信号传导路径。
如图2D所示，延伸于芯片52下方的称传导线^各(或称导电层 60),也可以是以一非平行接合垫54及接合垫62的方向，往一外 部电^各延伸。例如，在图2D中，传导线路是以一垂直4秦合垫62的 方向往外部电3各延伸，以传递芯片52的信号。可以了解的是，在 第 一及第二实施例中延伸于芯片下方的传导线^各，皆可以此种方式 设计，藉以减少承载板的使用面积，进而缩小半导体组件封装体的 尺寸。
图3A-3B显示根据本发明实施例之一种半导体组件封装体80 的示意图，在这些实施例中，是将一芯片设置于一具有双面传导线 路的电路板上。图3A是显示根据本发明第三实施例之一种半导体 组件封装体80的剖面图。在图3A中，提供一承载板86,其具有一第一表面861及一与其相反的第二表面862。分别形成一导电层 88及导电层98于承载板86的第一表面861及第二表面862上，且 分别电性连接接合垫卯及接合垫91,其中此导电层98藉由一形成 于7f、载才反86《中的导通孑L ( via hole ) 96电寸生连^妾it匕4妄A塾91 。
在一实施例中，制作上述具有双面传导线3各之电路板的方式， 可以是藉由例如是贴附、黏着或电镀，将例如是铜的导电材料，设 置在承载一反86的第一表面861及第二表面862上，接着，形成图 案化光阻(未显示)于第一表面861上方的导电材料上，且藉由千 蚀刻(dry-etching)或激光打孔的方式，形成一孔洞95贯穿第一表 面861上方的导电材料及承载板86。形成孔洞95后，利用电镀的 方式，将导电材料填入孔洞95之中，以形成导通孔96于承载才反86 之中。之后，图案化第一表面861及第二表面862上方的导电材料， 以形成导电层88及98。此外，分别形成绝缘4呆护层92及绝缘保护 层93于导电层88及导电层98上，以避免导电层88及98的刮伤 或其它不必要的电性连接。之后，可藉由化学气相沉积法、物理气 相沉积法或电镀的方式，且配合光刻/蚀刻制程，形成接合垫91及 90于承载板86的第一表面861上，且电性连4妻导电层88及98。
此外，在一实施例中，也可以藉由网片反印刷(平片反印刷)的方 式，涂布绝缘保护层92及93于导电层88及98上，且暴露部分的 导电层88及98,以提供后续电性连接芯片的部位。
又如图3A所示，设置一上方形成有接合垫83及接合垫84的 芯片82于上述具有双面传导线^各的承载^反86上，且藉由导线94 分别电性连接接合垫83与接合垫90,及接合垫84与接合垫91。 在一实施例中，芯片82的信号可藉由导线94、接合垫91及导通孔 96，传递至形成于7 义载寺反86之第二表面862上的导电层98， 4妻着， 再由此导电层98将信号传递至一外部电路。另外，芯片82的信号 也可以藉由导线94、接合垫90,传递至形成于承载才反86之第一表面861上的导电层88，接着，再由此导电层88将信号传递至外部 电路。
据此，在本发明第三实施例的半导体组件封装体中，芯片82 的信号可藉由形成在承载板86或称为电路板的第一表面861及第 二表面862上的传导线路，传递芯片82的信号至外部电路。在此 第三实施例中，与第一实施例相似的组件，其材质或形成方式可以 是与第一实施例相似、。因此，在此并不再赘述。
值得注意的是，由于可将传导线路直接形成于承载板的第二表 面(或称为背面)上。因此，可减少承载板的4吏用面积，进而缩小 半导体封装体的尺寸。
图3B显示根据本发明第四实施例之一种半导体组件封装体80 的剖面图。在此实施例中，导电层98形成于承载板86的第二表面 862上，且延伸于承载板86的侧壁上，至承载一反86的第一表面861 上，以电性连一妻4妄合垫91,而不需要形成导通孔96(如图3A所示)。 因此，与上述实施相似的组件，其才才质及形成方法，可以是与上述 实施例相似。在此并不再赘述。
在图3B中，提供具有第一表面861及第二表面862的承载板 86,且分别形成导电层88及导电层98于此第一表面861及第二表 面862上，其中形成于第二表面862上的导电层98还延伸于 义载 板86的侧壁，至承载板86的第一表面861上。接着，分别形成接 合垫90及接合垫91于导电层88及导电层98上，以电性连4妻导电 层88及导电层98。
设置芯片82于上述具有双面传导线路的承载板86 (或称电路 板)上，且藉由导线94,分别电性连接接合垫83与接合垫90，及 接合垫84与接合垫91。在一实施例中，芯片82的信号可藉由导线94及接合垫91,传递至导电层98。接着，此信号会径由形成于tR 载板86的第一表面861、侧壁及第二表面862上，传递至一外部电路。
值得注意的是，在此实施例中，由于传导线路(或称导电层98) 可绕经承载板86的侧壁，延伸至承载板86的背面上，至一外部电 ^各，而不需要绕过芯片置》丈的位置。因此，可^是高7R载板表面积的 利用率，藉此可减少承载板用来形成传导线^各的面积，以及缩小半 导体组件封装体的尺寸。
图4A显示才艮据本发明第五实施例之一种半导体组件封装体 IOO的剖面图。在图4A中，4是供一芯片102,且在此芯片102上方 的同一侧边形成有4妻合垫104及接合垫112。在一实施例中，形成 一绝缘层106于芯片102上，接着，图案化此绝缘层106,以形成 一孔洞(未标示)。沉积例如是铜的导电层材料层(未显示)于绝 缘层106上，且延伸至上述孔洞之中，接着，藉由光刻/蚀刻制程， 图案化上述导电材:杆层，以形成一导通孔IIO电性连接芯片102中 的半导体组件(未显示)，以及一与导通孔110电性连接的导电层 108。藉由上述步骤，可重新布局(redistribution)芯片102l命出孑言 号的位置。涂布一绝缘保护层111于导电层108上，且图案化此绝 缘保护层111,以暴露部分导电层108。接着，形成接合垫112于 上述暴露的导电层108上。完成上述步骤后，藉由导通孔110及导 电层108，可将芯片102的信号集中于同一侧边，再传递至外部。
在完成上述步骤后，将上述芯片102设置于一上方形成有^妄合 垫118及4妄合垫120的7fc载^反114上。在i殳置芯片102于承载才反114 之后，藉由导线122及导线124,分别电性连接接合垫104与接合 垫118,以及接合垫112与接合垫120。值得注意的是，在此实施 例中，与第一实施例相似组件的形成方式及其材质，可参阅上述说 明。在此并不再赘述。在另一实施例中，上述接合垫112也可直接形成于芯片102上方，且与上述导电层108位于同一层，以及此接 合垫112更电性连接导电层108及接合垫120。
图4B显示图4A所示之半导体组件封装体100的上视图。在 图4B中，芯片102的信号可藉由接合垫104、导线122及接合垫 118,传递至导电层116,也可称为4专导线3各。4妄着，再由传导线^各 传递至一外部电路。另外，芯片102的信号也可藉由导通孔IIO及 导电层108，传递至4妾合垫112。 4妻着，藉由导线124及4妾合垫120, 将此信号传递至导电层117，也可称为传导线路，再至外部电路。 也就是i兌，在本实施例中，芯片102的部分信号可藉由导通孔110 及导电层108,传递至接合垫112,使得可将芯片102的信号集中 于同一侧，再分别由导线122及124,传递至传导线路。
在本实施例中，由于，芯片102的信号可藉由导电层108,传 递至芯片102的同一侧，1吏得可不需要形成环绕此芯片102的传导 线路。因此，可减少承载板114的4吏用面积，进而缩小半导体组件 封装体的尺寸。
图5显示才艮据本发明第六实施例之一种半导体组件封装体150 的剖面图。在此实施例中，是将本发明的概念具体实施于薄膜覆晶 (chip on film; COF )的封装方式，故本发明确可应用于各种半导 体組件的封装体。在图5中，提供具有第一表面1541及第二表面 1542的承载板154,且此第一表面1541是与第二表面1542相反。 上述承载板154可以是例如是聚酰亚胺、聚酯或其它可挠曲的软性 基材。
接着，藉由贴附、黏着或电镀，将例如是铜的导电材料设置在 承载板154的第一表面1541及第二表面1542上。形成图案化光阻 (未显示)于第一表面1541上方的导电材冲+上，且藉由蚀刻 (etching)或激光打孔的方式，贯穿第一表面1541上方的导电材泮+及承载板154，以形成一孑L洞161。形成孑L洞161后，利用电镜 的方式，将导电材料填入孔洞161之中，以形成导通孔162电性连 接承载板154上下表面的导电材料。之后，图案化第一表面1541 及第二表面1542上方的导电材料，以形成导电层156及164。此夕卜， 形成绝缘保护层165于导电层156及导电层164上，以避免导电层 156及164的刮伤或其它不必要的电性连接。
在另一实施例中，形成具有双面传导线路之承载板的方式，也 可以是先涂布一绝缘材料层(可作为挠曲式承载板的基材)于例如 是铜箔的导电材料上，待绝缘材料层固化后，再利用贴附、黏着或 电镀的方式，设置一导电材料层于上述绝缘材#+层上，以在绝纟彖材 料层上下表面上形成导电材料。之后，再依上述方式进行开孔、填 孔及图案化导电材—+,以制作具有双面线路之/fc栽斧反。
如图5所示，冲是供上方形成有4妻合垫153的芯片152。藉由电 4度的方式，形成金属凸块(metal bump) 158及159于接合垫153 上。接着，将此芯片152以薄膜覆晶封装(chiponfilm)的方式， 置于上述承载板154的第一表面1541上，使得金属凸块158及159 可分别电性连冲妻4妻合垫153与导电层156，及电性连4妻接合垫153 与导电层164。之后，进行一回流焊(reflow)步骤，以焊接芯片 152与承载板154。值得一提的是，金属凸块158及159可以是金 (gold)或焊4易材并牛(solder)。
完成焊接步骤后，灌注树脂160于芯片152与承栽板154之间， 以密封此半导体组件封装体150。可以了解的是，上述金属凸块159 是藉由导通孔162电性连接形成于7fc载板154之第二表面1542上 的导电层164。
在此实施例中，由于芯片152的信号可藉由金属凸块159及导 通孑L 162,传递至形成于7 义载斗反154之第二表面1542上的导电层164。也就是说，在本实施例中，可将传导线^各延伸于承载板的背 面上，以增加承载板用来制作传导线路的表面积。因此，可不需额 外扩大承载板的面积，进而可缩小半导体组件佳于装体的尺寸。
据此，本发明揭示之上述实施例，皆可有效的提高承载板之用 来形成传导线路的表面积利用率，使得可减少承载板的使用面积， 进而缩小半导体组件封装体的尺寸。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发 明，本领域技术人员在不脱离本发明之精神和范围内，应当可作许 多更动与润饰，因此本发明之保护范围应以—又利要求书之界定为准。
权利要求
1.一种半导体组件封装体，包含承载板，其上方形成有第一导电层及一第二导电层；以及具有第一接合垫及第二接合垫的芯片，其置放于所述承载板上，且所述第一接合垫及所述第二接合垫分别电性连接所述第一导电层及所述第二导电层；其中，所述第二导电层位于所述芯片与承载板之间。
2. 根据权利要求1所述的半导体组件封装体，还包含第三接合垫，设置于所述第一导电层上，且电性连接所 述第一导电层与所述第一接合垫；以及第四接合垫，设置于所述第二导电层上，且电性连接所 述第二导电层与所述第二接合垫。
3. 根据权利要求2所述的半导体组件封装体，还包含第一导线，电性连接所述第一接合垫与所述第三接合垫；以及第二导线，电性连接所述第二^妄合垫与所述第四接合垫。
4. 根据权利要求1所述的半导体组件封装体，其中所述第一导电 层与所述第二导电层位于同一层。
5. 根据权利要求1所述的半导体组件封装体，还包含绝缘层，形 成于所述芯片与所述承载板之间，且覆盖所述第二导电层。
6. 根据权利要求5所述的半导体组件封装体，其中所述第一导电 层与所述第二导电层位于所述不同层。
7. 根据权利要求1所述的半导体组件封装体，其中所述第二导电 层以一非平;f于于所述第四接合垫的方向往一外部电^各延伸。
8. —种半导体组件封装体，包含承载板，其具有第一表面及与其相反的第二表面；具有第一接合垫及第二接合垫的芯片，设置于所述承载 ^反的所述第一表面上；以及第一导电层，形成于所述第一表面上，且电性连接所述 第一4妻合垫；以及第二导电层，形成于所述〃K载板的所述第二表面上，且 电性连接所述第二接合垫。
9. 根据权利要求8所述的半导体组件封装体，还包含第三接合垫，设置于所述第一导电层上； 第四接合垫，设置于所述承载板的所述第一表面上； 第一导线，电性连接所述第三接合垫与所述第一接合垫；以及第二导线，电性连接所述第四接合垫与所述第二接合垫。
10. —种半导体组件封装体，包含承载板，其上方形成有第一导电层及第二导电层； 形成有半导体组件的芯片，设置于所述承载板上；第三导电层，形成于所述芯片上，且电性连接所述半导 体組件；第一接合垫，形成于所述芯片上，且电性连接所述第一导电层；以及第二接合垫，形成于所述芯片上，且电性连接所述第二导电层与所述第三导电层。
全文摘要
本发明提供一种半导体组件封装体。上述半导体组件封装体，包含一芯片，其设置于一承载板上，以及一传导线路，其形成于此承载板上，且不需绕过芯片置放的区域设置。藉此，可减少承载板的面积，进而缩小半导体组件封装体的尺寸。
文档编号H01L23/488GK101494208SQ20081000083
公开日2009年7月29日 申请日期2008年1月24日 优先权日2008年1月24日
发明者周忠诚, 左克扬, 徐嘉宏, 威 王 申请人:瑞鼎科技股份有限公司