专利名称：具有场屏蔽的半导体结构以及形成该结构的方法
技术领域：
本发明的实施例一般涉及半导体器件，更特别地，涉及引入与场屏蔽 耦合的半导体器件的半导体结构。
背景技术：
在后段制程(BEOL)部分的晶片加工期间，绝缘体上硅(SOI)技术， 特别是部分耗尽的SOI技术，经常遭受破坏。具体地，在加工工具中金属 线路的充电可以使电流在离开衬底晶片之前从晶片上导线(on-wafer wires)经过半导体器件流入掩埋氧化物(BOX)。在BOX中该电流的存 在可导致俘获的电子电荷。在BOX中的俘获的电子电荷可改变半导体器 件的电特性，从而降低电路的产量和/或可靠性。因此，本领域中，存在对 于在BEOL加工期间避免在BOX中积累电荷的半导体结构以及形成该结 构的方法的需要。发明内容鉴于上述情况，在此公开的是在半导体器件下面(例如在场效应晶体 管(FET)或二极管下面)引入场屏蔽的半导体结构的实施例。该场屏蔽 夹在晶片上的上和下隔离层之间。局部互连延伸穿过上隔离层并且将场屏 蔽连接到半导体器件的掺杂半导体区域(例如FET的源/漏区域或者二极 管的阴极或阳极)。在后段制程(BEOL)充电期间流入器件的电流^L^ 部互连从上隔离层分流出来并且流入场屏蔽中。从而，电荷不允许在上隔 离层中积累，而是流到下面的下隔离层和衬底中。该场屏蔽还起着阻挡任 何在下隔离层或衬底内俘获的电荷的保护性阻挡层的作用。更特别地，本发明的半导体结构的实施例包括衬底上的第 一 隔离层、 在所述第一隔离层上的导电衬垫(即场屏蔽)以及在所述导电衬垫上的第 二隔离层。所述导电衬垫与所述村底电隔离。所述结构还可包括在所述第 二隔离层上方的器件。所述器件可包括掺杂半导体区域，并且所述掺杂半 导体区域中的一者可以通过局部互连与电耦合至所述导电衬垫。例如，所述器件可包括场效应晶体管，所述场效应晶体管具有掺杂的 源/漏区域并且所述源/漏区域中的 一者可电耦合至所述导电衬垫。可选地，所述器件可包括pn结二极管，所述二极管具有掺杂的阳极和掺杂的阴极 并且所述阳极或所述阴极可电耦合至所述导电衬垫。所述局部互连可包括导体。具体地，该导体可以被设置为与选定的掺 杂半导体区域邻接(即，与场效应晶体管的源/漏区域邻接或者与二极管的 阳极或阴极邻接)，并且穿过所述第二隔离层垂直延伸至所述导电衬垫， 以便将所述导电衬垫电耦合至所述选定的掺杂半导体区域。所述局部互连 (即所述导体)将流入所述器件的电流分流至所述导电衬垫，以防止在所 述第二隔离层中积累电荷。所述导电村垫还保护所述器件免受在所述第一 隔离层和所述衬底中积累的任何电荷的影响。所述导电衬垫和所述导体均可包括适合的导电材料，例如掺杂的多晶 硅或导电金属。另外，所述结构可包括金属带，所述金属带桥接所述导体 和所述掺杂半导体区域，从而，即使器件的导体和邻接的掺杂半导体区域 被不同类型的掺杂剂掺杂，也可以使得电流容易地在器件和局部互连之间 流到场屏蔽。一种形成如上所述的半导体结构的方法的实施例包括提供晶片，所述 晶片具有在衬底上的第一隔离层、在所述第一隔离层上的导电层、在所述 导电层上的第二隔离层以及在所述第二隔离层上的半导体层。穿过所述半导体层构图和刻蚀沟槽至所述第 一隔离层，以形成叠层， 所述叠层包括在所述第 一隔离层上的所述半导体层、所述第二隔离层和所 述导电层。与所述叠层的侧壁邻接地形成侧壁隔离物。在本发明的一个实施例中，可以用介电材料形成所述侧壁隔离物。在形成了所述介电侧壁隔离物之后， 用另一种不同的介电材料填充所述沟槽的剩余部分。然后，选择性去除所 述介电侧壁隔离物，以产生与所述叠层的选定侧壁邻接的开口，并且淀积 导体(例如掺杂的多晶硅或导电金属)以填充所述开口。可选地，可以用 导体(例如掺杂的多晶硅)形成所述侧壁隔离物，然后用介电材料填充所 述沟槽的剩余部分。然后，在所述第二隔离层上方在所述叠层中形成半导体器件(例如场效应晶体管或二极管)。具体地，这样形成半导体器件，以便在邻接所述 导体的半导体层中形成所述器件的掺杂半导体区域。例如，场效应晶体管可以形成为在半导体层中具有掺杂源/漏区域，以便所述源/漏区域中的 一者 邻接所述导体。可选地，二极管可以形成为在所述半导体层中具有掺杂的 阳极和掺杂的阴极，以便所述阳极或所述阴极邻接所述导体。另外，为了确保流入器件的电流可以容易地在导体和邻接的掺杂半导 体区域之间流动，在所述导体和所述掺杂的半导体区域上方可以形成金属 带，提供用于电流流动的桥。当结合下面的描述和附图考虑时，将会更好地认识和理解本发明的实 施例的这些和其他方面。然而，应该理解，虽然下面的描述指出本发明的 优选实施例及其众多特定细节，但其是以示例而非限制的方式给出的。在 不脱离其精神的情况下，在本发明的实施例的范围之内，可做出许多改变 和改进，并且本发明的实施例包括所有这些改进。
通过下面参考附图的详细描述，将更好地理解本发明的实施例，其中图l是示例半导体结构的示意图；图2是示例本发明的半导体结构的一个实施例的示意图；图3是示例本发明的半导体结构的另一实施例的示意图；图4是示例本发明的方法的实施例的流程图；图5是示例本发明的部分耗尽结构的示意图；图6是示例本发明的部分耗尽结构的示意图；图7是示例本发明的部分耗尽结构的示意图；图8是示例本发明的部分耗尽结构的示意图；图9是示例本发明的部分耗尽结构的示意图；图10是示例本发明的部分耗尽结构的示意图；图ll是示例本发明的部分耗尽结构的示意图；以及图12是示例本发明的部分耗尽结构的示意图。
具体实施方式
参考在附图中示例的且在下列描述中详述的非限制实施例，更加充分 地说明本发明的实施例及其各种特征和有利细节。应注意，在图中示例的 特征未必按比例绘制。省略了对公知组件和加工技术的描述，为的是不徒 然使得本发明的实施例模糊。在此使用的实例仅仅旨在便于理解的方式， 以该方式实施本发明的实施例，并且旨在进一步使得本领域技术人员能够 实施本发明的实施例。因此，实例不应被解释为限制本发明实施例的范围。如提及的，在后段制程(BEOL)部分的晶片加工期间，绝缘体上硅 (SOI)技术，特别是部分耗尽的SOI技术，经常遭受破坏。具体地，参 考图1，在半导体器件100 (例如，场效应晶体管(如所示)、pn结二极 管等)的制造期间，在加工工具中金属线路的充电可以使电流160在离开 村底晶片101之前从晶片上导线150经过半导体器件100，特别地经过器 件100的掺杂半导体区域(例如，经过场效应晶体管(如所示)的源/漏区 域111和112或者pn结二极管的阳极和阴极)，流入下面的掩埋氧化物 (BOX)层102。在BOX 102中该电流的存在可导致俘获的电子电荷120。 俘获的电子电荷120可以改变半导体器件100的电特性，从而降4氐集成电路的产量和/或可靠性。先前，已经将场屏蔽引入半导体器件中，以"硬化"它们对抗辐射冲击 (radiation strikes )。具体地,由于在敏感节点(sensitive node)的辐射 沖击，半导体器件(例如晶体管或二极管)的状态会改变。为了抵抗源于这样的辐射沖击的状态变化，将场屏蔽引入到这样的器件中。在此公开了通过引入场屏蔽而改进了电路产量和可靠性的半导体结构的实施例，该场屏蔽被配置为不但在BEOL加工期间避免在紧接在器件下 方的隔离层中积累电荷，而且保护器件免受在晶片衬底中俘获的电荷的影 响。具体地，本发明的半导体结构的实施例在半导体器件下面(例如，在 场效应晶体管(FET)或pn结二极管下面)引入场屏蔽。场屏蔽夹在晶片 上的上和下隔离层之间。局部互连延伸穿过上隔离层，并且将场屏蔽连接 到半导体器件的选定的掺杂半导体区域(例如，FET的源/漏区域或者pn 结二极管的阴极或阳极)。例如在后段制程(BEOL)充电期间流入器件 的电流#^部互连从上隔离层分流出去并且向下流入场屏蔽中。因此，不 允许电荷在上隔离层中积累，而是从场屏蔽流到下面的下隔离层和衬底中。 该场屏蔽还提供抵抗任何在下隔离层或衬底内变成俘获的电荷的保护性阻 挡层。更特别地，本发明的半导体结构的实施例(见图2的结构200和图3 的结构300)包括在衬底201上的第一隔离层203、在第一隔离层203上的 导电村垫230 (即场屏蔽)以及在导电衬垫230上的第二隔离层204。结构 200、 300还可以包括器件(例如，见图2的场效应晶体管275或图3的pn 结二极管375)，该器件在第二隔离层204上方。器件可包括掺杂的半导 体区域，并且这些掺杂的半导体区域中的一者可以通过局部互连235电耦 合到导电衬垫230。浅沟槽隔离结构205与器件侧面邻接并且穿过导电衬 垫230延伸至第一隔离层203，从而使器件和导电衬垫230与衬底201电 隔离。具体地，参考图2，器件275可包括n型或p型场效应晶体管(FET)， 该n型或p型场效应晶体管具有在第二隔离层204上方的半导体层(例如， 在硅层内)。半导体层可包括邻接沟道区域213的掺杂的源/漏区域211-212。 具体地，p型场效应晶体管可包括用n型掺杂剂(例如磷(P)、砷(As) 或锑(Sb))轻掺杂的沟道区域213和用p型掺杂剂(例如硼(B))重 掺杂的源/漏区域211-212。另一方面，n型场效应晶体管可包括用p型摻杂剂(例如硼(B ))轻掺杂的沟道区域213和用n型掺杂剂(例如磷(P)、 砷(As)或锑(Sb))重摻杂的源/漏区域211-212。不论FET包括n-FET 还是p-FET，这些源/漏区域中的一者(例如，见源/漏区域211)可电耦合 至导电村垫230。 FET 275还可包括在半导体层的沟道区域213上方的栅 280 (即栅极电介质和栅极导体叠层)。可选地，参考图3，器件375可包括pn结二极管，该pn结二极管在 第二隔离层204上方具有在半导体层内(例如硅层内)的阳极和阴极 (311-312)。就是说，二极管375可包括半导体层，该半导体层具有邻接 的用不同类型掺杂剂掺杂的两个半导体区域311-312。 一个区域可包括用n 型掺杂剂(例如磷(P)、砷(As)或锑(Sb))掺杂的阴极区域，而另 一区域可包括用p型掺杂剂(例如硼(B))掺杂的阳极区域。阳极或阴 极(例如，见区域311)可电耦合到导电村垫230。 FET375还可包括隔离 结构380 (例如非功能栅、氮化物衬垫等)。本领域技术人员将认识到， 在形成工艺期间，该隔离结构380允许阳极和阴极区域的多步掩蔽掺杂。局部互连235可包括导体。具体地，可以与掺杂半导体区域中选定的 一者邻接地设置该导体235。就是说，导体235可以邻接图2的场效应晶 体管275的源/漏区域211-212中的一者，或者邻接图3的二极管375的阳 极或阴极311-312 。导体235还可穿过第二隔离层204垂直延伸至导电衬垫 230，以便将导电衬垫230电耦合至选定的掺杂半导体区域。该局部互连 235 (即导体)将流入器件(例如，流入图2的FET 275或图3的二极管 375)的电流(如箭头260所示)分流至导电衬垫230,以防止在第二隔离 层204中积累电荷220。如上所述，在没有这个场屏蔽的情况下，流入器 件的电流会流入紧接在器件下方的隔离层中，从而在隔离层中俘获电荷并 且影响电路产量和可靠性。而在具有本发明的场屏蔽230的情况下，电流 260从局部互连235流入场屏蔽230中，并且使得电流260泄漏到第一隔 离层203和衬底201中。这样，仅仅允许在第一隔离层203中积累电荷220。 在BEOL加工期间或通过其他任何方式，导电衬垫230还将保护器件(例 如图2的FET 275或图3的二极管375)免受在第一隔离层203和/或衬底201中积累的任何电荷220的影响(即，提供保护性的免受这样的俘获的 电荷220影响的阻挡层)。隔离层203和204可包括例如掩埋氧化层，例如接合的绝缘体上硅 (SOI)晶片内的二氧化硅(Si02)层。导电衬垫230和导体235均可包括适合的导电材料，例如掺杂的(n 型或p型)多晶硅或导电金属(例如鴒(W)等)。另外，图2的结构200 或图3的300可包括金属带215 (例如金属硅化物带，例如镍、钛或钴的 硅化物带)，该金属带215桥接导体235和邻接的掺杂半导体区域(即图 2的区域211或图3的311)，从而使得电流260容易地在器件(即图2 的FET 275或图3的二极管375)和局部互连235之间流到场屏蔽230。 具体地，这样的金属带215避免了电流的阻断，如果用不同类型的掺杂剂 掺杂电导体235和邻接的半导体区域211、 311从而产生二极管，则会发生 这种电流阻断。还预期将本发明的结构200、 300引入包括多个器件的集成电路中。例 如，为了提高产量和可靠性，每个互补金属氧化物半导体(CMOS)器件 的FET均可电耦合至相应的场屏蔽。参考图4,如上所述并且分别如图2和3中所示，形成本发明的半导 体结构200或300的方法的实施例包括提供晶片，该晶片具有在衬底201 (例如硅衬底)上的第一隔离层203、在第一隔离层203上的导电层230、 在导电层230上的第二隔离层204以及在第二隔离层204 (402，见图5) 上的半导体层270。隔离层203-204可包括例如二氧化硅(Si02)层。导电 层230可包括例如导电材料，例如用n型或p型掺杂剂重掺杂的多晶硅层 或导电金属层。可使用已知加工技术接合具有掺杂的多晶硅层的两个绝缘体上硅晶片 的绝缘层，形成这样的晶片。例如，可提供两个晶片，每个包括硅(Si) 衬底上的二氧化硅(Si02)层。可将多晶硅层淀积到一个晶片的二氧化硅 层上，随后是第二二氧化硅层。然后，可接合两个晶片，以便内聚力将每 个晶片的顶部二氧化硅层保持在一起。然后，可将晶片中一个的^面抛光至期望的硅膜厚度。穿过半导体层270至第一隔离层203，在晶片中构图和刻蚀沟槽207， 从而形成叠层208，该叠层208包括在第一隔离层203上的半导体层270、 第二隔离层204和导电层230 (404，见图6)。例如，可使用常规光刻构 图技术和多步反应离子刻蚀(RIE)工艺，形成沟槽207。与叠层208的选定侧壁232邻接地形成介电侧壁隔离物231 (406，见 图7)。用第一介电材料(例如氮化物或任何其他适合的介电材料)形成 侧壁隔离物231。通过首先在沟槽207内的所有侧壁上形成侧壁隔离物而 形成该侧壁隔离物231。然后在该结构上方形成掩膜层，以4吏得沟槽207 内的除了与叠层208的选定侧壁232邻接的侧壁隔离物231之外的所有形 成的侧壁隔离物暴露。然后选择性地去除暴露的侧壁隔离物，随后去除掩 膜层。在形成介电隔离物231后，淀积并且平面化另一介电层(例如，氧化 物，诸如二氧化硅(Si02)或另一种与用于形成介电侧壁隔离物231的不 同的介电材料)，以填充沟槽207的剩余部分(408,见图8)。这样，环 绕叠层208以及与叠层208的一侧上的隔离物231邻接地形成浅沟槽隔离 (STI)结构205。 STI 205与第一隔离层203结合，使半导体层270与村 底201隔离。然后去除侧壁隔离物231 (例如，^使用选择性刻蚀工艺)以 与叠层的选定侧壁232邻接地产生开口 233 (410，见图9)。 一旦选择性 地去除了隔离物231，淀积并且平面化导电材料(例如掺杂的多晶硅或导 电金属)，从而用导体235填充开口 233，该导体235使得导电衬垫230 与叠层208接触(412,见图10)。可选地，使用导电材料(例如掺杂的多晶硅或导电金属)，以在叠层 208的选定侧壁232上直接形成导电侧壁隔离物(即导体235 ) (414，见 图ll)。与如上所述的侧壁隔离物231的情况一样，通过首先在沟槽207 内的所有侧壁上形成导电侧壁隔离物，与叠层208的选定侧壁232邻接地 形成导电侧壁隔离物235。然后在该结构上方形成掩膜层，以4吏得除了与 叠层208的选定侧壁232邻接的隔离物之外的所有沟槽侧壁隔离物暴露。然后选择性地去除暴露的侧壁隔离物，随后去除掩膜层。在与叠层208的选定侧壁232邻接地形成了导电侧壁隔离物235 (即 导体)之后，淀积并且平面化介电层(例如氧化物，例如二氧化硅(Si02)), 以便填充沟槽207的剩余部分(416，见图12)。这样，在叠层208周围 以及与叠层208的一个侧面上的导体235邻接地形成浅沟槽隔离(STI) 结构205。 STI 205与第一隔离层203结合，使半导体层270与衬底201隔 离。然后，在第二隔离层204上方形成半导体器件(418，见图2和3)。 具体地，形成半导体器件(例如使用常规加工技术)，从而在邻接导体的 半导体层270中形成器件的掺杂的半导体区域。例如，如图2中所示，通过在半导体层270内的沟道区域213上方形 成栅280,形成场效应晶体管275 (420)。在半导体层270内的沟道区域 213的两侧形成掺杂的源/漏区域211-212。具体地，对于p型场效应晶体 管，用n型掺杂剂(例如磷(P)、砷(As)或锑(Sb))对晶片中的半 导体层270进行轻掺杂。然后，用高浓度的p型掺杂剂(例如硼(B)) 注入栅两侧即沟道区域213的两侧的半导体层270。从而，形成p型源/漏 区域211-212，以使得源/漏区域中的一者(例如211)邻接导体235。类似 地，对于n型场效应晶体管，用p型掺杂剂(例如硼(B))对晶片中的 半导体层270进行轻掺杂。然后，用高浓度的n型掺杂剂(例如磷(P)、 砷(As)或锑(Sb))注入栅两侧即沟道区域213的两侧的半导体层270。 从而，形成n型源/漏区域211-212，以使得源/漏区域中的一者(例如，211) 邻接导体235。可选地，如图3中图示，通过在半导体层270的中心部分上方形成隔 离结构380 (例如非功能栅、氮化物衬垫等)，形成二极管375 (422)。 例如使用掩蔽注入工艺，用不同类型的高浓度掺杂剂对半导体层270内的 相邻区域311、 312进行掺杂。就是说，可通过将高浓度的n型掺杂剂(例 如磷(P)、砷(As)或锑(Sb))注入到半导体层270的一个部分中而 形成阴极区域，并且通过将高浓度的p型掺杂剂(例如硼(B))注入到半导体层270的邻接部分中而形成阳极区域。另外，本领域技术人员可认识到，如果导体235包括用一种类型的掺 杂剂(例如p型掺杂剂)掺杂的多晶硅和用不同类型的掺杂剂(例如ii型 掺杂剂)掺杂的邻接的掺杂半导体区域(例如，图2的区域211或图3的 区域3U)，则形成二极管，该二极管将阻碍电流流向场屏蔽。因此，为 了确保电流260可以在掺杂的半导体区域(例如图2的区域211或图3的 区域3U)和邻接的导体235之间容易地流动，可形成金属带或桥215。例如，可在FET或二极管的掺杂的半导体区域上方以及掺杂的多晶硅 导体上方(即局部互连上方)形成金属硅化物(例如，钛、镍或钴的硅化 物)。为形成金属硅化物，可进行自对准金属硅化物工艺。就是说，可在 结构上方，特别地在掺杂的半导体区域的暴露的顶面上方(例如，在图2 的区域211-212或图3的区域311-312上方)、在掺杂的多晶硅导体235 上方以及在栅/隔离结构上方(例如，在图2的栅280或图3的隔离结构380 上方)，淀积金属(例如Ni、 Ti、 Co等)。对金属进行退火，引M应， 该反应在掺杂的半导体区域上方、多晶硅导体上方、以及如果栅/隔离结构 包括多晶硅，则还在栅/隔离结构上方，在硅/金属结处形成金属硅化物。然 后去除所有未反应金属和副产品。因此，上面公开的是半导体结构的实施例，该半导体结构通过引入场 屏蔽改善电路产量和可靠性，该场屏蔽被配置为不但在BEOL加工期间避 免在紧接在器件下方的隔离层中积累电荷，而且保护器件免受在晶片衬底 中俘获的电荷的影响。具体地，本发明的半导体结构的实施例在半导体器 件下面(例如在场效应晶体管(FET)或pn结二极管下面)引入了场屏蔽。 场屏蔽夹在晶片上的上和下隔离层之间。局部互连延伸穿过上隔离层，并 且使场屏蔽连接到半导体器件的选定的掺杂半导体区域(例如FET的源/ 漏区域或者pn结二极管的阴极或阳极)。例如在后段制程(BEOL )充电 期间流入器件的电流被局部互连从上隔离层分流出去并且向下流入场屏蔽 中。因此，电荷不允许在上隔离层中积累，而是从场屏蔽流到下面的下隔 离层和衬底中。该场屏蔽还提供抵抗任何在下隔离层或村底内变成俘获的电荷的保护性阻挡层。这样，它理想地适合任何电荷感生环境。特定实施例的在前描述如此充分地揭示了本发明的一般特性，从而其 他人可以在不脱离总构思的情况下，通过利用当前知识，容易地对这些特 定实施例进行改进和/或改写用于各种应用，因此，这些改写和改进应该并 且旨在包^^在所公开的实施例的对等物的含义和范围之内。可以理解，在 此使用的措词或术语是为了描述的而不是限制的目的。因此，本领域技术 人员可意识到，可在所附权利要求的精神和范围内利用改进实施本发明的 所述实施例。
权利要求
1.一种半导体结构，包括衬底；在所述衬底之上的第一隔离层；在所述第一隔离层上的导电衬垫；在所述导电衬垫上的第二隔离层；以及在所述第二隔离层上的具有掺杂的半导体区域的器件，其中所述导电衬垫电耦合到所述掺杂的半导体区域并且与所述衬底电隔离。
2. 根据权利要求l的半导体结构，还包括导体，所述导体邻接所述掺 杂的半导体区域，穿过所述第二隔离层垂直延伸至所述导电衬垫，并且将所述导电衬垫电耦合到所述掺杂的半导体区域。
3. 根据权利要求2的半导体结构，其中所述导体将流过所述器件的电 流分流至所述导电村垫，以防止在所述第二隔离层中积累电荷，以及其中所述导电村垫保护所述器件免受在所述第 一 隔离层和所述衬底中 积累的任何电荷的影响。
4. 根据权利要求l的半导体结构，其中所述器件包括场效应晶体管， 以及其中所述掺杂的半导体区域包括所述场效应晶体管的源/漏区域。
5. 根据权利要求l的半导体结构，其中所述器件包括二极管，以及其 中所述掺杂的半导体区域包括所述二极管的阳极和阴极中的一者。
6. 根据权利要求2的半导体结构，其中所述导电村垫和所述导体均包 括掺杂的多晶硅和导电金属中的一者。
7. 根据权利要求2的半导体结构，还包括与所述导体和所述掺杂的半 导体区域邻接的金属带。
8. —种半导体结构，包括 衬底；在所述衬底上的第一隔离层； 在所述笫一隔离层上的导电衬垫；在所述导电衬垫之上的第二隔离层；以及在所述第二隔离层上的具有源/漏区域的场效应晶体管，其中所述导电 衬垫电耦合至所述源/漏区域中的一者并且与所述衬底电隔离。
9. 根据权利要求8的半导体结构，还包括导体，所述导体邻接所述源 /漏区域中的所述一者，穿过所述第二隔离层垂直^/(申至所述导电衬垫并且 将所述导电衬垫电耦合至所述源/漏区域中的所述一者。
10. 根据权利要求9的半导体结构，其中所述导体将流过所述场效应 晶体管的电流分流至所述导电衬垫，以防止在所述第二隔离层中积累电荷， 以及其中所述导电衬垫保护所述场效应晶体管免受在所述第一隔离层和所 述衬底中积累的任何电荷的影响。
11. 根据权利要求9的半导体结构，其中所述导电衬垫和所述导体均 包括掺杂的多晶硅和导电金属中的 一者。
12. 根据权利要求9的半导体结构，还包括与所述导体和所述源/漏区 域中的所述一者邻接的金属带。
13. —种形成半导体结构的方法，所述方法包括以下步骤 提供晶片，所述晶片包括衬底、在所述村底上的第一隔离层、在所述第一隔离层上的导电层、在所述导电层上的第二隔离层以及在所述第二隔 离层上的半导体层；穿过所述半导体层在所述晶片中刻蚀沟槽至所述第一隔离层，以在所 述第一隔离层上形成叠层；与所述叠层的侧壁邻接地形成隔离物；在所述隔离物的所述形成之后，用介电材料填充所述沟槽；选择性地去除所述隔离物，以产生邻接所述侧壁的开口；淀积导体至所述开口中；以及在所述第二隔离层上方形成半导体器件，其中所述半导体器件的所述 形成包括与所述导体邻接地形成掺杂的半导体区域。
14. 根据权利要求13的方法，其中所述半导体器件的所述形成包括形件53产生弹性变形，沿支承基板W2的径向方向以放射状扩大 接触面积，并且，将支承基板W2逐步地粘合于晶圆Wl。此时， 为使支承基板W2的挠曲量恒定，卡定爪52变成水平状态且逐渐下降。并且，由于该按压构件53的弹性变形，其相对于支承基板 W2的接触面积扩大，当扩大到支承基板W2的周缘附近的规定 位置时，如图13(a)所示，卡定爪52为了不妨碍支承基板W2 的粘合，而解除对支承基板W2的卡定保持，后退到基板外方。然后，如图13(b)所示，再次按压按压构件53，用产生 弹性变形的按压构件53覆盖支承基板W2的整个非粘合面，完 成支承基板W2向晶圆Wl的粘合。当完成粘合时，使按压构件53上升返回到待机位置，此后， 外界空气流入减压室50使其返回到大气压，此后，打开开闭门 67。机械手17将前端的基板保持部22从开闭门开口插入，吸附 保持粘合了支承基板W2的晶圆W1并将其取出。将该取出的晶 圆W1装填到盒C3。以上完成了一次粘合处理，以后重复上述 动作。并且，在上述实施例中，举例表示了将相同直径的支承基 板W2粘合于晶圆Wl上的情况，但也可将直径比晶圆Wl直径小 一些的支承基板W2粘合于晶圆Wl上，只要和上述相同动作即可。本发明不限于上述实施例，也可以像下述那样变形实施。 (1 )在使粘贴辊30滚动移动而将双面粘贴带T粘贴于晶圆 Wl上后，可以使另外准备的专用分离片剥离构件沿晶圆W1移 动而对第2分离片s2进行剥离处理。此时，通过使用小直径的 剥离辊、刀口状的构件作为分离片剥离构件，来将第2分离片
全文摘要
公开了一种半导体结构，其在半导体器件(例如场效应晶体管(FET)或二极管)下面引入场屏蔽。该场屏蔽夹在晶片上的上和下隔离层之间。局部互连延伸穿过上隔离层并且将场屏蔽连接到器件的选定的掺杂半导体区域(例如FET的源/漏区域或者二极管的阴极或阳极)。例如在后段制程充电期间流入器件的电流被局部互连从上隔离层分流出去并且向下流到场屏蔽中。因此，电荷不允许在上隔离层中积累，而是从场屏蔽流到下面的下隔离层和衬底中。该场屏蔽还提供抵抗任何在下隔离层或衬底内变成俘获的电荷的保护性阻挡层。
文档编号H01L23/58GK101226923SQ200810001588
公开日2008年7月23日 申请日期2008年1月14日 优先权日2007年1月15日
发明者E·J·诺瓦克, W·F·小克拉克 申请人:国际商业机器公司