专利名称：高压晶体管及其制造方法
技术领域：
本发明涉及一种半导体装置和制造半导体装置的方法，更具体地讲，涉 及一种高压晶体管和制造所述高压晶体管的方法。
背景技术：
在低电压下驱动的互补型金属氧化物硅(complementary metal oxide silicon)(CMOS)和在高电压下驱动的逻辑元件器件可以组合在一个半导体基 底上。当在高电压下驱动时，这些器件会具有高的击穿电压，以在高电压下 操作。为了获得高的击穿电压，通常降低掺杂到在半导体基底中形成的阱中 的杂质的密度。参照图1A和图1B,将讨论示出了传统的高压晶体管的结构的平面图和 示出了沿图1A的线1B-1B'截取的所述高压晶体管的剖视图。为了描述方便， 沿有源区30和器件分隔膜20部分地绘制剖线1B-1B'。如图1A和图1B中所 示，掺杂有第一导电类型(例如，p型)的杂质的第一阱12形成在半导体基底 10中。形成场区(fieldregion)的器件分隔膜20限定有源区30。在位于有源区 30的中心部分的半导体基底10上形成栅电极42，且4册极绝缘膜40置于半导 体基底10与栅电极42之间。此外，掺杂有与第一导电类型相反的第二导电 类型(例如，n型)的杂质的第二阱14布置在栅电极42的两侧。第二阱14部 分地扩散至器件分隔膜20和栅电极42的下部。以预定的距离与栅电极42分开的源区/漏区16形成在第二阱14内部， 硅化物层18可以形成在源区/漏区16上以提高导电率。源区/漏区16高密度 地掺杂有第二导电类型的杂质。第二阱14的掺杂密度相对地高于第一阱12 的掺杂密度，但相对地低于源区/漏区16的掺杂密度。同时，由于高压晶体管的特殊性质，高电压晶体管使用30伏或更高的驱动电压。高的驱动电压导致具有相对低的掺杂密度的第一阱12的掺杂密度的 分布的变化。此外，当执行随后的热处理时，在第一阱12的内部出现杂质的 分凝(segregation)。例如，在NMOS晶体管的情况下，随后的热处理中出现第 一导电类型的硼(B)的分凝，使得在器件分隔膜20的边缘处的硼的密度降低。 分凝会导致在侵入器件分隔膜20下部的第二阱14的a部分或接触有源 区30的器件分隔膜20的b部分处的弱反转(weak inversion)。换句话说，杂 质的分凝导致弱反转，其中，随后在器件分隔层20的下部之外侵入器件分隔 膜20下部的a部分中或在接触有源区30的器件分隔膜20的b部分中形成寄 生MOS晶体管。现在，参照图2，将讨论示出了为检查寄生晶体管对于传统高压晶体管 的影响的漏电流Id与栅极电压Vg的关系的曲线图。测出反向偏压Vb从O.OV 至-3.0V变化。此外，用于实验的晶片通过随机抽样来选择，其中，对应于粗 实线的晶片由A表示，对应于细实线的晶片由B表示。含有驼峰(hump)的部 分由矩形c着重强调。如所示出的，晶片A的截止电流I。ff为大致0.08pA4im,阈值电压Vth为 大致1.08V,饱和漏电流Id(sat)为大致344 nA/iim,从而出现相对小的驼峰。然 而，晶片B的截止电流I。ff为大致97.12pA/|^m,阈^f直电压Vth为大致1.09V， 饱和漏电流Id(—为大致346 jiA4im,从而产生的驼峰大于晶片A的驼峰。因 为晶片是通过随机抽样来选择的，所以在某个晶片中会出现相对大的驼峰。 由寄生晶体管导致的驼峰可能产生大的漏电流。寄生晶体管会导致在某些非 常情况下出现亚阈值(sub-threshold)漏电流。发明内容本发明的一些实施例提供了高压晶体管。所述高压晶体管包括半导体 基底；器件分隔膜，限定半导体基底中的有源区；栅电极，在半导体基底上 沿有源区的中心部分延伸并同时保持预定宽度；第二阱，在半导体基底中形 成在栅电极的两侧，并部分地延伸到器件分隔膜的底表面。在半导体基底中 的有源区包括第一有源区，位于栅电极之下，并将器件分隔膜分开；第二 有源区，由第一有源区和器件分隔膜限定。在本发明的另 一些实施例中，器件分隔膜可以足够深以实现器件的分隔。在本发明的又一些实施例中，器件分隔膜可以包括高密度等离子体(HDP)氧化物膜。在本发明的 一 些实施例中，栅电极可以置于第 一 有源区的整个表面上。 在本发明的另 一些实施例中，第二阱部分地延伸到栅电极的下部。 在本发明的又 一 些实施例中，第 一 有源区的宽度和长度可以由高压晶体 管的类型确定。在本发明的 一 些实施例中，第 一有源区的上表面可以与第二有源区的上 表面平齐。在本发明的另一些实施例中，在第二阱内部的源区和漏区可以与栅电极 分开。第二阱及源区和漏区可以掺杂有具有相同导电类型的杂质。在某些实 施例中，杂质可以包含元素周期表中的第五主族的元素。在本发明的又一些实施例中，高压晶体管可以包括在半导体基底的上部 中包括了有源区和器件分隔膜的第一阱。掺杂到第一阱中的杂质具有的导电 类型可以与第二阱的杂质的导电类型相反。在某些实施例中，掺杂到第一阱 中的杂质可以为元素周期表中第三主族的元素，例如，掺杂到第一阱中的杂质可以为硼(B)。第二阱的掺杂密度可以大于第一阱的掺杂密度。虽然上面讨论了本发明的关于晶体管的 一些实施例，但是这里也提供制 造所述晶体管的相关方法。本发明的 一 些实施例提供了制造高压晶体管的方法，所述方法的步骤包 括在半导体基底中形成限定有源区的器件分隔膜；在半导体基底中的有源 区的两侧形成第二阱，其中，第二阱部分地延伸到器件分隔膜的底表面；在 半导体基底上形成沿有源区的中心部分延伸并同时保持预定宽度的栅电极， 其中，有源区包括第一有源区，位于栅电极之下，并将器件分隔膜分开； 第二有源区，由第一有源区和器件分隔膜限定。
图1A是示出了传统的高压晶体管的结构的平面图。 图1B是示出了沿图1A的线1B-1B'截取的所述高电压晶体管的剖视图。 图2是示出了为检查寄生晶体管对于传统高压晶体管的影响的漏电流Id 与栅极电压Vg的关系的曲线图。图3A是示出了根据本发明的一些实施例的高压晶体管的结构的平面图。图3B是示出了沿图3A的线3B-3B'截取的根据本发明的一些实施例的高 压晶体管的剖视图。图4至图7是示出了根据本发明的一些实施例的高压晶体管的制造中的 处理步骤的剖视图。图8是示出了为将根据本发明的一些实施例的晶体管与传统的晶体管比 较的漏电流Id与初M及电压Vg的关系的曲线图。
具体实施方式
下文中，参照其中示出了本发明的实施例的附图来更充分地描述本发明。 然而，本发明可以以许多不同的形式实施，并不应被理解为限于这里阐述的 实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并会将本发 明的范围充分地传达给本领域的技术人员。在附图中，为了清晰起见，可夸 大层和区域的尺寸和相对尺寸。应该理解的是，当元件或层被称为"在"另一元件或层"上"、"连接到" 另一元件或层或者"结合到"另一元件或层时，它可以直接在其它元件或层 上、直接连接到其它元件或层或者直接结合到其它元件或层，或者可以存在 中间元件或中间层。相反，当元件被称为"直接在"另一元件或层"上"、"直 接连接到"另一元件或层或者"直接结合到"另一元件或层时，不存在中间 元件或中间层。相同的标号始终代表相同的元件。如这里所使用的，术语"和 /或"包括一个或多个相关所列项的任一和全部组合。应该理解的是，虽然术语第一、第二、第三等可以在这里用来描述各种 元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分 不应该受这些术语限制。这些术语仅是用来将一个元件、组件、区域、层或 部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本发明的 教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第 二元件、组件、区域、层或部分。为了描述方便，在这里可以使用空间相对术语，例如，"在......以下""在……之下"、"下面的"、"在……之上"、"上面的，，等来描述如附图中示 出的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术 语意在包括除附图中描述的方位之外的装置在使用或搡作中的不同方位。例 如，如果将附图中的装置翻转，则被描述为"在"其它元件或特征"以下，，或"之下，，的元件将随后被定位为"在"其它元件或特征"之上"。因此，示 例性术语"在……之下，，可以包括"在……之上"和"在……之下"两个方 位。可将装置另外定位(旋转90度或处于其它方位)，并相应地解释这里使用 的空间相对描述符。这里使用的术语只是出于描述具体实施例的目的，而不意在成为本发明 的限制。如这里所使用的，除非上下文另外清楚地指出，否则单数形式也意 在包括复数形式。还应该理解的是，当术语"包括，，和/或"包含"在此说明 书中使用时，其表明存在所述特征、整体、步骤、操作、元件和/或组件，但 不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/ 或它们的组。在这里参照作为本发明的理想的实施例(和中间结构)的示意图的剖视图 来描述本发明的实施例。如此，将预料到由例如制造技术和/或公差造成的示 图的形状的变化。因此，本发明的实施例不应该被理解为限于这里示出的区 域的具体形状，而是将包括例如由制造造成的形状的偏差。例如，示出为矩 形的注入区通常会在其边缘处具有倒圓的或者弯曲的特征和/或具有注入浓 度梯度，而不是从注入区到非注入区的二元变化。同样，由注入形成的埋区 会导致在埋区和发生注入的表面之间的区域中的一些注入。因此，附图中示 出的区域本质上是示意性的，它们的形状不意在示出装置的区域的真实形状， 并不意在限制本发明的范围。含义与本发明所属领域的普通技术人员通常理解的含义相同。还应该理解的 是，除非在这里被特定地限定，否则术语(比如在通用字典里定义的术语)应该 被理解为其含义与本说明书和相关领域的环境中它们的含义一致，并且不应 该被理想化或过度正式地理解。现在，将参照图3A至图8来讨论本发明的一些实施例。根据本发明的致寄生晶体管的可能性。延伸的有源区妨碍在阱内的杂质的分凝。根据本发 明的一些实施例，由标号130表示的有源区被分成延伸的第一有源区130a和 对应于图1A的有源区的第二有源区130b。首先，参照图3A和图3B,将讨论示出了根据本发明的一些实施例的高 压晶体管的结构的平面图和示出了沿图3A的线3B-3B'截取的根据本发明的一些实施例的高压晶体管的剖视图。在这种情况下，为了描述方便，沿有源区130和器件分隔膜120部分地绘制剖线3B-3B'。如图3A和图3B中所示， 掺杂有的第一导电类型(例如，p型)的杂质的第一阱102形成在半导体基底100 中。形成场区的器件分隔膜120限定有源区130。在位于有源区130的中心 部分的在半导体基底100上形成栅电极142，且栅极绝缘膜140置于栅电极 142和半导体基底100之间。此外，掺杂有的与第一导电类型相反的第二导 电类型(例如，n型)的杂质的第二阱114布置在栅电极142的两侧。第二阱114 部分地扩散至器件分隔膜120和栅电极142的下部。第一阱102的杂质根据形成在其上表面上的晶体管的类型而变化。因此， 当所述晶体管为NMOS型时掺杂p型杂质，或者在PMOS晶体管的情况下掺 杂n型杂质。p型杂质可以包括例如硼(B)和铟(In), n型杂质可以包括例如磷 (P)和砷(As)。此外，在本发明的一些实施例中，可以^使用离子注入将第一阱 102掺杂杂质。以预定的距离与栅电极142分开的源区/漏区116形成在第二阱114内部， 硅化物层118可以形成在源区/漏区116上以提高导电率。形成第二阱114是 因为在源区/漏区116和半导体基底IOO之间的穿通电压通常大于直接提供到 源区/漏区116的高电压。换句话说，在源区/漏区116和半导体基底IOO或第 一阱102之间的击穿电压大于所述高电压。因此，第二阱114可以被称为漂 移(drift)区。第二阱114限定第二有源区130b中的沟道区132。源区/漏区116高密度地掺杂有第二导电类型的杂质。第二阱114的掺杂 密度可以相对地高于第一阱102的掺杂密度，但相对地低于源区/漏区116的 掺杂密度。在本发明的一些实施例中，第一阱102的掺杂剂量被调节为 1.0xl0"离子/cm2,第二阱114的掺杂剂量为1.0xl0"离子/cm2,源区/漏区116 的掺杂剂量为1.0xl0"离子/cm2。同时，第一阱102的杂质的导电类型不同于掺杂到源区/漏区116中的杂 质的导电类型。例如，当晶体管为NMOS晶体管时，第一阱102的杂质为包 括元素周期表中的第三主族的元素的p型杂质，并且第二阱114和源区/漏区 116的杂质为包括第五主族的元素的n型杂质。当晶体管为PMOS晶体管时， 第一阱102的杂质为包括第五主族的元素的n型杂质，并且第二阱114和源 区/漏区116的杂质为包括第三主族的元素的p型杂质。p型杂质可以为硼(B), n型杂质可以为磷(P)。本发明的一些实施例的有源区130被分为第一有源区130a和第二有源区 130b。第一有源区130a以预定的宽度w和长度e环绕第二有源区130b的中 心部分向外延伸。宽度w和长度f可以根据高压晶体管的类型而变化。宽度 w可以窄于4册电极142的宽度，并且第一有源区130a可以覆盖有栅电极142。第 一 有源区13 0 a可以降低掺杂到第 一 阱102中的杂质由高电压和热处理 导致的分凝的可能性。如果杂质为例如硼(B)的p型杂质，则可以降低环绕器 件分隔膜120的硼(B)的密度降低的可能性。因此，可以降低如参照图1A和 图1B所描述的在器件分隔膜120之下及其边缘处形成寄生晶体管的可能性。第二有源区130b与图1A的有源区30类似。更具体地讲，第二有源区 130b具有包括源区/漏区116和沟道区132并具有限定特定区域的线形边缘的 结构，其中，所述线形边缘不具有不连续部分。第二有源区130b为晶体管实 际操作的区域。图4至图7是根据本发明的一些实施例的高压晶体管的制造中的处理步 骤的剖视图，其中，所述剖视图通过沿图3的线3B-3B'截取得到。描述将以 NMOS晶体管为示例来进行，然而，将理解的是，本发明的实施例不限于该描述。现在，参照图3A和图4,在例如硅基底的半导体基底100中形成具有第 一导电类型的(例如，p型)的杂质的第一阱102。第一阱102使用大约1.0xl01Q 离子/cn^的掺杂剂量BF2。由衬垫(pad)氧化物膜104和作为硬掩模的氮化物 膜106形成的村垫掩模108以图案形式顺序地形成在半导体基底100上。为 降低在半导体基底IOO和氮化物膜106之间的应力而形成的衬垫氧化物膜104 具有大约20A 200A的厚度(优选地，大约IOOA的厚度)。沉积为大约 500A 2000A的厚度(优选地，800A 850A)的氮化物膜106被用作硬掩模以形 成器件分隔区。沉积方法可以包括化学气相沉积(CVD)、亚常压 (sub-atmospheric)CVD(SACVD)、低压CVD(LPCVD)或等离子体增强 CVD(PECVD)。具体地讲，使用限定有源区130的光致抗蚀剂图案IIO作为掩模通过干 蚀刻来蚀刻氮化物膜106和衬垫氧化物膜104,从而形成衬垫掩模108。当蚀 刻氮化物膜106时，使用碳的氟化物类气体。例如，使用包括CF4、 CHF3、 C2F6、 C4F8、 CH2F2、 CH3F、 CH4、 C2H2以及C4F6的CxFy类和Q3bFc类的气 体或这些气体的混合气体。这种情况下，环境气体可以为Ar气。现在，参照图3A和图5，在去除光致抗蚀剂图案110后，使用衬垫掩模 108作为蚀刻掩模来各向异性地干蚀刻暴露的半导体基底100,从而形成限定 有源区的器件分隔区112。可以通过通常的使用氧等离子体进行灰化然后进 行有机剥离的方法来去除光致抗蚀剂图案110。器件分隔区112足够深以实现 器件的分隔。如本领域所公知的，可以沿器件分隔区112的内表面和底表面 以及衬垫氧化物膜104的侧壁形成牺牲氧化物膜(未示出)和氮化物膜内衬 (liner)(未示出)。参照图3A和图6,用绝缘膜填充器件分隔区112,然后将器件分隔区112 的上表面平坦化以形成器件分隔膜120。从由未掺杂的硅酸盐玻璃(USG)膜、 高密度等离子体(HDP)氧化物膜、利用PECVD的正硅酸乙酯(TEOS)膜、利用 PECVD的氧化物膜以及这些膜的组合组成的组中选择的绝缘膜可以被用作 器件分隔膜120。在如上指出的这些膜中，HDP氧化物膜最适合用于填充在 器件分隔区112中。这是因为HDP氧化物膜具有致密的膜质量和优良的间隙 填充特性。通过器件分隔膜120来形成环绕有源区130的中心部分的第一有源区 130a。即，通过第一有源区130a将器件分隔膜120分开。第一有源区130a 的上表面与第二有源区130b的上表面平齐，并且掺杂有相同的杂质。如图6 中所示，通过器件分隔膜120来限定第一有源区130a和第二有源区130b,并 且第一有源区130a和第二有源区130b暴露于外。然后，形成具有与第一导电类型相反的第二导电类型(例如，n型)的杂质 的第二阱114，同时限定沟道区132。在本发明的一些实施例中，使用具有大 约1.0x1012离子/cr^的掺杂剂量的磷(P)。第二阱114在器件分隔膜120之下 部分地延伸。现在参照图3A和图7,顺序形成在沟道区132、第一有源区130a和器 件分隔膜120的延伸部分上的栅极绝缘膜140和栅电极142。栅极绝缘膜140 可以由氧化硅或包括氧化钛、氧化钽、氧化铝、氧化锆和氧化铪的金属氧化 物构成。栅电极142可以为单层或由从非晶多晶硅、掺杂的多晶硅、多晶-SiGe 以及导电金属所组成的组中选择的材料构成的复合层。包含导电金属的材料 可以从诸如钨和钼的金属或诸如氮化钛膜、氮化钽膜和氮化鴒膜的导电金属 的氮化物中选择以形成至少 一层。在第二有源区130b的第二阱114内部形成以预定距离与栅电极142分开的源区/漏区116,并且可以在源区/漏区116上形成硅化物层118。源区/漏区 116高密度地掺杂有第二导电类型的杂质，其中，所述第二导电类型的杂质 的密度高于第二阱114的杂质的密度。在本发明的一些实施例中，使用 1.0x1015离子/cm"的掺杂剂量的磷(P)。现在，参照图8,将讨论示出了为将根据本发明的一些实施例的晶体管 与传统的晶体管比较的漏电流Id与栅极电压Vg的关系的曲线图。测出反向偏 压Vb从0V至-3V变化。细实线对应于根据本发明的一些实施例的晶体管， 粗实线对应于传统的晶体管，可能含有驼峰的部分由矩形d着重强调。在这 种情况下，第二有源区的宽度w为l.O(im,其长度C为1.5(am。如所示出的，根据本发明的一些实施例的晶体管具有大致1.06V的阈值 电压Vth以及大致335pA/)im的饱和漏电流Id(sat),从而不包含驼峰。然而，传 统的晶体管的阈值电压V也为大致1.08V,饱和漏电流Id一)为大致344(iA/nm, 从而出现驼峰现象。即，本发明的一些实施例的晶体管不涉及环绕器件分隔 膜的杂质的分凝。因此，可以注意到，没有形成由于分凝所导致的寄生晶体管。在根据本发明的一些实施例的高压晶体管和制造所述高压晶体管的方法 中，提供延伸的有源区以抑制在器件分隔膜的底表面之下和边缘处的寄生晶 体管的形成，从而降低将在电压-电流曲线中出现的驼峰的可能性。尽管已经参照本发明的示例性实施例具体示出和描述了本发明的一些实 施例，但是本领域的普通技术人员将会理解的是，在不脱离如权利要求所限 定的本发明的精神和范围的情况下，在本发明中可以做出形式和细节上的各 种改变。
权利要求
1、一种高压晶体管，包括半导体基底；器件分隔膜，限定所述半导体基底中的有源区；栅电极，在所述半导体基底上沿所述有源区的中心部分延伸同时保持预定宽度；第二阱，在所述半导体基底中形成在所述栅电极的两侧，并部分地延伸到所述器件分隔膜的底表面，其中，所述半导体基底中的所述有源区包括第一有源区，位于所述栅电极之下，并将所述器件分隔膜分开；第二有源区，由所述第一有源区和所述器件分隔膜限定。
2、 如权利要求1所述的高压晶体管，其中，所述器件分隔膜足够深以实 现器件的分隔。
3、 如权利要求1所述的高压晶体管，其中，所述器件分隔膜包括高密度 等离子体氧化物膜。
4、 如权利要求1所述的高压晶体管，其中，所述栅电极置于所述第一有 源区的整个表面上。
5、 如权利要求1所述的高压晶体管，其中，所述第二阱部分地延伸到所 述4册电4及的下部。
6、 如权利要求1所述的高压晶体管，其中，所述第一有源区的宽度和长 度由所述高压晶体管的类型确定。
7、 如权利要求1所述的高压晶体管，其中，所述第一有源区的顶表面与 所述第二有源区的顶表面平齐。
8、 如权利要求1所述的高压晶体管，还包括在所述第二阱内部的与所述 栅电极分开的源区和漏区。
9、 如权利要求8所述的高压晶体管，其中，所述第二阱及所述源区和漏 区掺杂有具有相同导电类型的杂质。
10、 如权利要求9所述的高压晶体管，其中，所述杂质包含元素周期表 中的第五主族的元素。
11、 如权利要求1所述的高压晶体管，还包括在所述半导体基底的上部中包括了所述有源区和所述器件分隔膜的第一阱。
12、 如权利要求11所述的高压晶体管，其中，掺杂到所述第一阱中的杂 质具有与所述第二阱的杂质的导电类型相反的导电类型。
13、 如权利要求12所述的高压晶体管，其中，所述掺杂到所述第一阱中的杂质包含元素周期表中的第三主族的元素。
14、 如权利要求13所述的高压晶体管，其中，所述掺杂到所述第一阱中 的杂质包含硼。
15、 如权利要求12所述的高压晶体管，其中，所述第二阱的掺杂密度高 于所述第一阱的掺杂密度。
16、 一种制造高压晶体管的方法，所述方法的步骤包括 在半导体基底中形成限定有源区的器件分隔膜；在所述半导体基底中的所述有源区的两侧形成第二阱，其中，所述第二 阱部分地延伸到所述器件分隔膜的底表面；在所述半导体基底上形成沿所述有源区的中心部分延伸并同时保持预定 宽度的栅电极，其中，所述有源区包括第一有源区，位于所述栅电极之下，并将所述器件分隔膜分开； 第二有源区，由所述第一有源区和所述器件分隔膜限定。
17、 如权利要求16所述的方法，其中，所述栅电极覆盖所述第一有源区。
18、 如权利要求16所述的方法，其中，所述第二阱部分地延伸到所述栅 电极的下部。
19、 如权利要求16所述的方法，其中，所述第一有源区的长度和宽度由 所述高压晶体管的类型确定。
20、 如权利要求16所述的方法，还包括在所述第二阱内形成以预定距离 与所述栅电极分开的源区/漏区。
21、 如权利要求20所述的方法，其中，所述第二阱和所述源区/漏区掺 杂有具有相同导电类型的杂质。
22、 如权利要求16所述的方法，还包括在所述半导体基底的上部中形成 包括了所述有源区和所述器件分隔膜的第 一阱。
23、 如权利要求22所述的方法，其中，掺杂到所述第一阱中的杂质具有 与所述第二阱的杂质的导电类型相反的导电类型。
24、 如权利要求23所述的方法，其中，所述掺杂到所述第一阱中的杂质为硼。
25、 如权利要求24所述的方法，其中，所述第二阱的掺杂密度高于所述 第一阱的掺杂密度。
全文摘要
本发明的一些实施例提供了高压晶体管以及制造所述高压晶体管的方法。所述高压晶体管包括半导体基底；器件分隔膜，限定半导体基底中的有源区；栅电极，在半导体基底上沿有源区的中心的部分延伸并同时保持预定宽度；第二阱，在半导体基底中形成在栅电极的两侧，并部分地延伸到器件分隔膜的底表面。在半导体基底中的有源区包括第一有源区，位于栅电极之下，并将器件分隔膜分开；第二有源区，由第一有源区和器件分隔膜限定。
文档编号H01L29/06GK101236986SQ20081000922
公开日2008年8月6日 申请日期2008年1月29日 优先权日2007年2月2日
发明者吴埈锡, 朴惠英, 权五谦, 金容燦, 金明希 申请人:三星电子株式会社