专利名称：多层次相变存储阵列与下层外围电路互连的方法
技术领域：
本发明涉及多层次相变存储阵列与下层外围电路互连的方法。具体地说是针对三维立体多层次结构的1R1D相变存储阵列与下层外围电路互连问题的解决方案。
背景技术：
硫系化合物随机存储器(Chalcogenide-Random Access Memory，简称 C-RAM)是基于S. R. Ovshinsky在20世纪60年代末(Phys. Rev. Lett., 21， 1450~1453， 1968)70年代初(App1. Phys. Lett. ， 18， 254~257， 1971)提出 的硫系化合物薄膜可以应用于相变存储介质的构想基础上发展而来的。2001 年intel公司首次报道掘B的C-R扁，2006年底韩国Samsung公司已经报道 了 512MB的C-RAM。目前主流的非挥发性存储器主要是闪存。但是按照摩尔 定律，现有的存储单元设计在45nm制程以下时，很难继续保持其非易失性的 特性。相变存储器由于在写入新数据时无须进行擦去原数据的处理，其数据 写入速度可达到传统闪存的几十至几百倍，而功耗却不到闪存的一半，尺寸 也比闪存小很多；并且相变存储器的耐用性极佳，使用寿命远长于传统闪存。 基于这些因素，业界普遍认为在45nm以下，相变存储器将会代替flash成为 主流的非挥发性存储器(no-volatile memory,简称NVM)。目前国际上有 0vonyx、 Intel、 Samsung、 STMicroelectronics、 Infineon、 Elpida、 Philips 和IBM等公司在开展C-RAM存储器的研究，基本都处在技术完善和可制造性 方面的研发工作。随着相变存储器的存储器容量的不断加大，存储单元的不断减小，其外 围电路也日趋复杂，所占面积也不断增加。如图1所示，存储阵列与外围电 路制作于同一块硅片上。存储芯片整体的面积将有一大部分耗费在外围电路上。这不仅不利于高密度高容量相变存储器的制备，更对外围电路的设计提 出了面积上的更为苛刻的要求。在面积上苛刻的要求必然导致电路设计者们 放弃速度、功耗等方面的性能以换取面积，从而不利于芯片设计低压低功耗， 高速高密度的实现。如何在保持性能的前提下降低相变存储器外围电路面积 已经成为一个恒久性的课题。利用特殊的芯片制备工艺，如键合等手段，可以制作成三维立体结构 1R1D相变存储芯片，将外围电路"埋藏"在存储阵列下面，通过反复利用 该技术，可以实现多层次相变存储阵列的制备，进一步提高存储密度，如图 l所示(已另案申请)。为了对上层存储阵列进行读写操作，上层存储阵列必 须与下层外围电路互连。
一方面要保证互连不违背制版规则，不会引起存储器件间的短路，影响读写操作；另一方面也要尽可能的减小互连面积，同时方便下层外围电路的设计，制版。发明内容本发明的目的在于提供一种多层次相变存储阵列与下层外围电路互连的 方法。对于相变存储器，利用特殊的低温键合方法可以实现存储阵列与外围控 制电路的垂直排布。通过反复利用该方法，可以实现多层次相变存储阵列的 制备，进一步提高存储密度，如图1所示。为了对上层存储阵列进行读写操 作，上层存储阵列必须与下层外围电路互连。 一方面要保证互连不违背制版 规则，不会引起存储器件间的短路，影响读写操作；另一方面也要尽可能的 减小互连面积，同时方便下层外围电路的设计，制版。本发明提供的多层次相变存储阵列与下层外围电路互连的方法之一是利 用存储阵列边缘的通孔实现上层存储阵列与下层外围电路互连的方式，互连 线在制版规则允许的前提下，理论上可以连接任意层的存储阵列。称之为边 缘互连方式。本发明提供的多层次相变存储阵列与下层外围电路互连的方法之二是一 种交错排布多层次存储单元的方式，上一层的存储单元与下一层的存储单元错开一段距离，能将有限层次的存储阵列与底层外围电路互连，不仅可减小 互连面积，同时也使电路设计更加灵活。称之为交错互连方式。本发明提供的多层次相变存储阵列与下层外围电路互连的方法之三是一 种共用不同层次存储阵列字线的互连方式，在理论上能够连接任意层的存储 阵列，同时不增加额外的互连面积，同时也使电路设计更加灵活。称之为共 用字线互连方式。所有层次的存储单元对齐排布，利用存储单元之间的间隙， 打入通孔，使上下层之间的字线连在一起。本发明提供的多层次相变存储阵列与下层外围电路互连的方法之四是一 种结合边缘互连、交错排布、共用字线三种互连方式中的二种或三种的互连。 在理论上能够连接任意层的存储阵列，可减小互连面积，同时也使电路设计 更加灵活。由此可见，本发明涉及高密度大容量、多层次相变存储器芯片设计， 通过一定的互连方式实现上层相变存储阵列与下层外围电路互连。提出边缘 互连、交错互连、共用字线互连和综合上述三种方式中的二种或三种的互连 等四种互连方式。并对每一种互连方式进行分析，指明其优缺点和一般适用 范围。
图1多层次相变存储阵列剖面2存储单元上下对齐，从阵列边缘引出互连线图3阵列边缘互连方式俯视4加入多个通孔以减小通孔的串联电阻图5交错排布存储单元图6采用菱形交错排布存储单元图7共用不同层次字线互连方式图8多层次互连具体实施方式
为进一步阐明本发明的实质性特点和显著的进步，下面通过实施例描述 如何利用本发明提出的方式实现上层存储阵列与下层外围电路的互连。实施例l:如图2所示，每一层存储单元上下对齐。除第一层相变存储阵列可以与底 层外围电路直接相连以外，第一层以上层次所有字(或位)线都通过排布于 存储阵列边缘的通孔引入底层外围电路。由于通孔所占面积比较小，在大容 量存储芯片下，有限数量的通孔面积几乎可以忽略不计。整体布局俯视图， 如图3所示。作为一种可行的优化方式，在面积要求并不十分苛刻的情况下，通过增加 通孔数量可减小通孔的串联电阻。如图4所示，在存储阵列边缘加入多个通 孔。该方法在理论上能够连接任意层次的存储阵列。但由于这种方法仅仅通过 存储阵列边缘的通孔连接至外围电路，对于长字(或位)线的驱动将会是一 个问题。如果字(或位)线较长，将必须要进行字(或位)线的分割。实施例2:在存储阵列边缘引出字(或位)线将会使底层外围电路集中于存储阵列边 缘，有可能造成底层电路设计的困难。本实施例提出的另一种方法，可使互连线不必集中于存储阵列边缘。将上 一层的存储单元与下一层的存储单元错开一段距离，以让出一定的通孔距离。如图5所示，细实线正方形表示第一层存储单元，虚线正方形表示第二层存 储单元，正方形黑色小孔表示通孔，粗实线长方形表示字线金属。假设，存 储单元最小边长为b，存储单元的最小间距为m;通孔尺寸为a，通孔的最小 间距为n。那么依靠这种方法最多可以排布的层数为—& 、/ 、 X < ——hW)+ +作为一种可行的优化方式，本实施例提出的交错排布连接方式可以进一步 改变存储单元的排布方式，采用菱形交错排布，提高面积利用率。如图6所 示，实线正方形表示第一层存储单元，虚线正方形表示第二层存储单元，正 方形小孔表示通孔。利用菱形交错排布存储单元方式适合于大容量，存储单 元面积极小，几乎与通孔面积相当的情况实施例3:交错排布存储单元有排布层数限制。为了能够突破这一限制，同时又能够 方便底层电路设计，本实施例提出一种不同层次存储单元共用字线的方法。如图7所示，所有层次的存储单元对齐排布，利用存储单元之间的间隙， 打入通孔，使得上下层之间的字线连在一起。由于上下层之间每个存储单元 的位线都是不互相连通的，所以从外围电路角度看，等于是在字线上多了存 储单元而已。在设计规则允许范围之内，通孔的面积将不会影响到存储阵列 整体的面积。 实施例4:作为对实施例1、实施例2和实施例3的一种可行的优化方式。实施例4 提出一种结合边缘引线、交错排布存储单元及共用字线的方式，并对各类情 况作一分析和优化。实施例1适用于层次较多，存储单元排布比较紧密的情况。其从理论上讲 可以适用于任意层次，但由于仅从阵列边缘引线，将会使得外围电路集中于 存储阵列边缘，不利于电路设计。实施例2适用于层次较少的情况。由于利用存储阵列内部空隙引出通孔， 可以使得外围电路分散，有利于电路设计。实施例3适用于存储单元面积比较大，而层次较多的情况。通过共用字线 的方式实现与底层外围电路的互连。在大容量相变存储芯片设计中，将会遇到层次多，相变存储单元面积小， 间隙小，通孔面积大等苛刻条件。此时需要结合实施例l、 2、 3的方式，来 实现多层次的互连。在面对多层次的存储芯片设计时，首先应对层次进行一个划分，将2-3层 的存储阵列划分为一个子层。子层内部利用边缘互连方式或/和交错排布的方 式互连。子层与子层之间可以采用共用字线的方式互连。如果分布紧密，可 对某些子层采用边缘互连方式。图8示出了一种可能的互连形式，但本发明 不局限于此。
权利要求
1、多层次相变存储阵列与下层外围电路的互连方法，其特征在于采用下述4种方法中的任一种(a)利用存储阵列边缘的通孔实现第一层以上层次存储阵列与下层外围电路互连，称之边缘互连方式；(b)上一层的存储单元与下一层的存储单元错开一段距离，交错排布多层次存储单元，将有限层次的存储阵列与底层外围电路互连，称之交错互连方式；(c)所有层次的存储单元对齐排布，利用存储单元之间的间隙，打入通孔，使上下层之间的字线连在一起，称之共用不同层次存储阵列字线的互连方式；(d)综合上述(a)(b)和(c)三种互连方式中的二种或三种的互连。
2、 按权利要求1所述的多层次相变存储阵列与下层外围电路的互连方 法，其特征在于在所述的方法(a)中通过增加通孔的数量，以减小通孔的串 联电阻。
3、 按权利要求1所述的多层次相变存储阵列与下层外围电路的互连方 法，其特征在于在所述的方法(b)中，最多可排布的层数x为X < (" ^ ^ +附)+ (" + W)式中，a为通孔尺寸，b为存储单元的最小边长，m为存储单元的最小间 距，n为通孔的最小间距。
4、 按权利要求1或3所述的多层次相变存储阵列与下层外围电路的互连 方法，其特征在于存储单元的交错排布为菱形交错排布。
5、 按权利要求1所述的多层次相变存储阵列与下层外围电路的互连方 法，其特征在于在所述的方法(c)中每个存储单元的位置不互相连通的。
6、 按权利要求1所述的多层次相变存储阵列与下层外围电路的互连方法，其特征在于所述的方法(d)中对多层次存储芯片设计，先对层次进行一个划分，将2-3层的存储阵列划分为一个子层，子层内部采用边缘互连方式 或/和交错排布的方式互连，子层与子层之间采用共用字线的方式互连。
7、 按权利要求l、 2、 3、 5和6所述的多层次相变存储阵列与下层外围 电路的互连方法，其特征在于存储阵列与外围电路的垂直分布是利用低温键 合方法实现的，通过反复利用低温键合的方法实现多层次相变存储阵列的制 备。
8、 按权利要求4所述的多层次相变存储阵列与下层外围电路的互连方 法，其特征在于存储阵列与外围电路的垂直分布是利用低温键合方法实现的， 通过反复利用低温键合的方法实现多层次相变存储阵列的制备。
全文摘要
本发明涉及多层次相变存储阵列与下层外围电路互连的方法，通过一定的互连方式实现上层相变存储阵列与下层外围电路互连。其特征在于本发明提出边缘互连、交错互连、共用字线互连和综合上述三种方式的互连等四种互连方式。并对每一种互连方式进行分析，指明其优缺点和一般适用范围。以实现高密度大容量、多层次相变存储器芯片的设计。
文档编号H01L23/52GK101232037SQ20081003391
公开日2008年7月30日 申请日期2008年2月26日 优先权日2008年2月26日
发明者晟 丁, 波 刘, 刘卫丽, 宋志棠, 民 宝, 封松林 申请人:中国科学院上海微系统与信息技术研究所