半导体器件、基底、设备板、半导体器件制造方法和半导体芯片的制作方法

专利名称：半导体器件、基底、设备板、半导体器件制造方法和半导体芯片的制作方法
技术领域：
本发明涉及半导体器件、基底、设备板、半导体器件的制造方法 和通信用半导体芯片，更具体地，涉及可以减少半导体器件的尺寸的 半导体器件、基底、设备板、半导体器件的制造方法和通信用半导体芯片。
背景技术：
随着电子装置的广泛使用，已提出了以低成本实现多芯片封装和 封装内系统(SIP)的层叠技术和芯片间布线技术(例如，参见日本未审 查专利申请z〉开No.8-316408)。上述公开说明了层叠多个基底、将另一基底接合到层叠基底的侧 面上、并经由接合到层叠基底上的基底将层叠基底的端子连接到在下 区域中设置的端子的方法。在曰本未审查专利申请/〉开No.8-316408中说明的方法中，端子 的数量受到基底的侧面的宽度的限制。为了增加端子的数量，必须增 加接合到侧面上的基底的数量。由于基底仅有四个侧面，因此端子可得到的最大长度是基底的侧面的宽度的四倍。因此，要增加端子的数量，必须增加基底的侧面的宽度。但是，增加基底的侧面的宽度还会 增加半导体器件的整体尺寸。根据本发明的实施例的半导体器件可以在提供大量的端子同时 减少半导体器件的整体尺寸。发明内容根据本发明的实施例的半导体器件包括包括平板体的第 一基底， 该平板体具有用于安装电子部件的第一表面和与第一表面基本平行的 第二表面.第一和第二表面被设置为沿基底的宽度方向相互平行。第一基底包括用于安装电子部件的平板体上的第一区、包括用于向/ 从第二基底发送和接收信号的以群集的方式设置的多个第 一通信单元 的平板体上的第二区、在第一区或第二区上设置的输入输出电路、和 用于控制输入输出电路的输入和输出的控制电路。输入输出电路对应 于第一通信单元，且输入输出电路的每一个包括用于将信号输出到与 第一通信单元对应的第二基底的第二通信单元的输出电路、和用于接收从对应的第二通信单元发送的信号的输入单元。控制电路构成为控 制输入^"出电路的输入和输出且被^:置在笫一基底的第一区或第二区 上。半导体器件可以包括用于切换第一通信单元中的一个和电子部 件的预定端子之间的连接的连接切换电路。在第一基底的笫一区或第 二区上设置连接切换电路。在半导体器件中，第一通信单元可以为第一通孔。第一基底的第二区中的第一通孔经由第一凸点在与第一基底的第二区中的第一通孔 对应的位置与第二基底上的第二通孔电连接。第二基底被设置为与第 一基底的平板体相邻且基本平行。半导体还可以包括被设置为与第一基底的平板体基本平行且分 开的平面金属薄膜。金属薄膜通过第二凸点与第一基底接合，其中第 二凸点被插入金属薄膜和基底之间。在半导体器件中，电子部件可以被设置为与金属薄膜接触设置， 使得由电子部件产生的热可以被散去。在半导体器件中，可以在第一基底的第二区中设置金属薄膜，使得金属薄膜包围各第 一通信单元。在半导体器件中，金属薄膜的一部分可以突出到第一基底的第一区外面。在半导体器件中，金属薄膜可以经由第一凸点向电子部件馈电。 在半导体器件中，第一通信单元可以为天线。根据本发明的另一实施例的半导体器件包括多个基底，该多个基 底包括第一基底至第四基底。第一基底至第四基底的每一个包括具有 用于安装电子部件的第一表面和与第一表面基本平行的第二表面的平 板体，该第一和第二表面被设置为沿基底的宽度方向相互平行。在第 一基底上安装第一电子部件。在第二基底上安装第二电子部件。在设 置第二基底时使得第一基底的第一表面和第二基底的第一表面相对。 在第三基底上安装第三电子部件。在第四基底上安装第四电子部件。在设置第四基底时使得笫三基底的第一表面和第四基底的第一表面相 对。在关于第二基底和笫三基底相互对应的位置上，在第二基底和与 第二基底邻近的第三基底上形成用于接收信号的天线。在半导体器件中，可以在各基底的平板体上以群集的方式形成天线。半导体器件还可以包括用于切换天线中的一个和电子部件的预定端子之间的连接的连接切换电路。半导体器件还可以包括分别被设置为与基底的平板基本平行的平面金属薄膜，其中，金属薄膜向设置在基底上的电子部件馈电。在半导体器件中，金属薄膜可以包括被设置为与第一和第二基 底的平板体基本平行并且分开、且经由凸点与第 一和第二基底连接的 第一金属薄膜；和被设置为与第三和第四基底的平板体基本平行并且 分开、且经由凸点与第三和第四基底连接的第二金属薄膜。第一金属 薄膜和第二金属薄膜相互连接。在半导体器件中，金属薄膜可包括被设置为与第一基底的平板 体基本平行且分开、并且经由接合线与第 一基底连接的第 一金属薄膜； 被设置为与第二基底的平板体基本平行且分开、并且经由接合线与第 二基底连接的第二金属薄膜；被设置为与第三基底的平板体基本平行 且分开、并且经由接合线与第三基底连接的第三金属薄膜；被设置与 笫四基底的平板体基本平行且分开、并且经由接合线与第四基底连接 的第四金属薄膜；第一至第四金属薄膜相互连接。在半导体器件中，第一基底可以包括第五基底，该第五基底具有多个通路孔并经由凸点与第一基底连接，第二基底可以包括第六基 底，该第六基底具有多个通路孔、经由凸点与第二基底连接、并经由 凸点与在与第二基底的通路孔对应的位置上设置的第五基底的通路 孔连接，第三基底可以包括第七基底，该第七基底具有多个通路孔并 经由凸点与第三基底连接，第四基底可以包括第八基底，该第八基底 具有多个通路孔、经由凸点与第四基底连接、并经由凸点与在与第四 基底的通路孔对应的位置上设置的第七基底的通路孔连接。在半导体器件中，第一基底可以包括具有与第一隔板接合的第一端部的第一隔板，第二基底可以包括具有与第二基底接合的第一端部 和用在第一隔板和第二隔板之间放入的凸点与第一隔板接合的第二 端部的第二隔板；第三基底可以包括具有与第三隔板接合的第一端部的第三隔板，第四基底可以包括具有与第四基底接合的第一端部和用 在第三隔板和第四隔板之间放入的凸点与第三隔板接合的第二端部 的第四隔板。根据本发明的另一实施例的基底包括用于安装电子部件的平板 体上的第一区；包括用于向/从第二基底发送和接收信号的以群集的 方式设置的多个第一通信单元的平板体上的第二区；在第一区或第二 区上设置的输入输出电路，该输入输出电路与第一通信单元对应；和 用于控制在第一基底的第一区或第二区上设置的输入输出电路的输 入和输出的控制电路。输入输出电路的每一个包括用于将信号输出到 与第一通信单元对应的第二基底的第二通信单元的输出电路、和用于接收从对应的第二通信单元发送的信号的输入单元。根据本发明的另一实施例的设备板包括包括其上设置电子部件 的多个内基底的半导体器件；安装半导体器件的第一外基底；和在准 备在第一外基底上安装半导体器件的位置上设置的第二外基底。至少最外面的内基底具有用于接收信号的天线。第一外基底包括在与半导 体器件中包括的天线对应的位置上设置的天线。根据本发明的另 一 实施例的半导体器件的制造方法包括以下步 骤在关于基底相互对应的多个基底上的预定位置上形成天线；在各 基底的笫一表面上的预定位置上设置芯片；形成多对基底，使得基底 的第一表面相对；组装各对基底，使得天线位于相互对应的预定位置 上，和使第二对基底成型。在基底上设置的通信用半导体芯片包括通信模块的平面矩阵。通 信模块的每一个包括用于发送或接收无线电信号的由线圏图案形成 的天线；用于向天线发送信号的发送器电路和用于从天线接收信号的 接受器电路中的至少一个；用于向发送器电路和接收器电路中的一个 供给电力和信号的布线。在通信用半导体芯片中，通信模块中的每一个可以同时包括发送 器电路和接收器电路，天线可以与发送器电路的输出和接收器电路的 输入连接，且发送器电路和接收器电路可以包括可被单独地设为启用 和禁用状态中的一个的端子。通信用半导体芯片还可以包括用于共同控制多个通信模块的控 制单元。在通信用半导体芯片中，通信模块的接收器电路中的至少一个可 以是异步接收器电路，并且其它接收器电路是同步接收器电路，并且 通信用半导体芯片还可以包括用于基于来自异步接收器电路的信号 调制供给同步接收器电路的时钟信号的调制电路。根据本发明的另一实施例的半导体器件包括包括半导体芯片的 多个基底，该半导体芯片具有预定功能且被设置为基本相互平行。这 些半导体芯片用于通信并被设置在关于基底相互对应的位置上。半导体芯片中的每一个包括多个通信模块的平面矩阵，这些通信模块具有用于接收或发送无线电信号的由线圏图案形成的天线。在半导体器件中，可以在被设置为最邻近外基底的基底的一个上安装在外基底上安装半导体芯片的其它的无线通信用半导体器件。在半导体器件中，可以在与在外基底上安装的通信用半导体芯片对应的位置上形成凹槽。在半导体器件中，通信模块中的每一个可以包括天线；用于向 天线发送信号的发送器电路和用于从天线接收信号的接收器电路中 的至少一个、用于向发送器电路和接收器电路中的一个供给电力和信 号的布线。在半导体器件中，通信模块中的每一个可以同时包括发送器电路和接收器电路，天线可以与发送器电路的输出和接收器电路的输入连接，并且发送器电路和接收器电路可以包括可单独地设为启用状态和禁用状态中的一个的多个端子。半导体器件还可以包括用于共同控制多个通信模块的控制单元。在半导体器件中，通信模块的接收器电路中的至少一个可以是异 步接收器电路，其它接收器电路是同步接收器电路，并且，通信用半 导体芯片还可包括用于基于来自异步接收器电路的信号调制向同步 接收器电路供给的时钟信号的调制电路。根据本发明的实施例，设置用于安装电子部件的平板体上的第一 区、和包括用于向/从第二基底发送和接收信号的以群集的方式设置 的多个第 一通信单元的平板体上的第二区。设置与各第 一通信单元对 应的输入和输出电路。根据本发明的实施例，组装通过对置具有电子部件的第一表面形 成的多对基底，并在第二基底和被设置为在相互对应的位置与第二基 底相邻的第三基底上形成多个天线。根据本发明的实施例，在包括电子部件的第一区以外的区域中的 基底上形成具有群集的通信单元的第二区。根据本发明的实施例，在第二外基底上设置第一外基底，并在第一外基底和在第一外基底上设置的半导体器件上的预定位置上设置 天线。
根据本发明的实施例，在基底的第一表面上的预定位置上设置芯 片，使两个基底成对，使得具有芯片的第一表面相对，并组装基底对， 使得线圏被设置在对应的位置上，并使基底成型。
在基底上安装的根据本发明的实施例的半导体芯片包括设置为 平面矩阵的多个通信单元。在通信单元中，经由由线團图案构成的天 线从发送器电路发送信号，并通过接收器电路接收来自天线的信号。
根据本发明的实施例，在基底上，设置可以实施预定的功能的半 导体芯片和通信用半导体芯片。通信用半导体芯片包括具有以平面矩 阵的形式设置的由线圏图案构成的天线的多个通信模块，并且信号经 由天线被发送和接收。


图l是根据本发明的实施例的三维多芯片的断面侧视图；以及
图2是图1中所示的三维多芯片的平面图3是包括交叉总线开关(cross-bus switch)的三维多芯片的平面
图4是交叉总线开关的结构的框图5是包括交叉总线开关和三态控制器的三维多芯片的平面图； 图6是金属薄膜的平面图7是三维多芯片的断面侧视图，其中金属薄膜和插入板被组装;
图8是用于说明金属薄膜和芯片之间的关系的平面图9是三维多芯片的断面侧视图，其中金属薄膜和插入板被组装;
图IO是三维多芯片的断面侧视图，其中在插入板上形成天线；
图11是图10中所示的三维多芯片的平面图12是包括天线的三维多芯片的透视图13用于说明天线的发送和接收；
图14是设备板的结构的透视图；图15是用于说明设备板的制造方法的流程图16是由图15中所示的方法制造的二维多芯片的断面侧视图17是由图15中所示的方法制造的三维多芯片的断面侧视图18是由图15中所示的方法制造的半导体器件的断面侧视图19是用于说明设备板的制造方法的流程图20是由图19中所示的方法制造的二维多芯片的断面侧视图21是由图19中所示的方法制造的三维多芯片的断面侧视图22是由图19中所示的方法制造的半导体器件的断面侧视图23是根据本发明的实施例的多芯片封装的断面侧视图24是图23中所示的多芯片封装的平面图25是根据本发明的实施例的多芯片封装的断面侧视图26是图25中所示的多芯片封装的平面图27用于说明通信模块；
图28是用于异步通信的通信芯片的平面图29是图28中所示的通信模块的平面图30是用于发送异步通信的通信模块的框图3l是用于接收异步通信的通信模块的框图32是用于说明用于异步通信的发送器电路的结构的电路图33是用于说明图32中所示的发送器电路的动作的波形图;
图34是用于说明用于异步通信的异步接收器电路的结构的电路
图35是用于说明图34中所示的发送器电路的动作的波形图； 图36是用于同步通信的通信芯片的平面图； 图37是图36中所示的通信模块的平面图38是用于说明与时钟同步动作的发送用通信模块的结构的框
图39是用于说明与时钟同步动作的接收用通信模块的结构的框
图40是用于说明DLL电路的结构的框图；图41是用于说明图40中所示的DLL电路的动作的波形图； 图42是用于说明与时钟同步动作的发送器电路的结构的电路图； 图43是用于说明图42中所示的发送器电路的动作的波形图； 图44是用于说明与时钟同步动作的同步接收器电路的结构的电
路图45是用于说明图44中所示的时钟同步放大器的结构的电路
图46是表示在布线基底上安装的多芯片封装的结构的断面侧视 图；以及
图47是表示在布线基底上安装的多芯片封装的另一结构的断面 侧视图。
具体实施例方式
以下，参照

本发明的各实施例。
图l是根据本发明的实施例的三维多芯片的断面图。图2是图1 中所示的三维多芯片的平面图。通过依次在基底11上层叠插入板12-1 和插入板12-2 (以下，当插入板12-1和插入板12-2不必相互区分时， 插入板12-1和插入板12-2总称为插入板12 )，形成三维多芯片1。 基底11具有作为沿宽度方向基本相互平行的平面的表面11A和IIB。 表面11B经由凸点22-0与其它器件(附图中未示出)相连。在表面 11A之上设置具有用作发送单元的多个通孔21-1的插入板12-1。插入 板12-1具有作为沿宽度方向基本相互平行的平面的表面12-1A和 12-1B。在在表面12-1B上设置的凸点22C-1上设置芯片31-1和32-1。
在插入板12-1的表面12-1B之上设置插入板12-2。插入板12-2 也具有作为被设置为沿宽度方向基本相互平行的平面的表面12-2A和 12-2B。在表面12-2B上设置的凸点22C-2上设置芯片31-2和32-2。
因此，在根据本实施例的三维多芯片1中，依次层叠作为基底的 插入板12-1和插入板12-2， 4吏得设置芯片的表面12-2A和表面12-2B 面朝上。插入板12-2的表面12-2A上的通孔21-2的边缘经由凸点22A-2 与插入板12-1的表面12-2B上的通孔21-1的边缘连接。插入板12-1 的表面12-1A上的通孔21-1的边缘与基底11的表面11A上的预定布 线图案(附图中未示出)连接。
如图2所示，在各插入板12的平面上限定设置芯片的区域51和 以群集的方式形成多个通孔21的区域52。在本实施例中，区域52位 于各插入板12的平面的左侧。图2示出通孔21的3x5矩阵。但是， 不限制通孔21的数量。在区域51中设置作为由集成电路(IC)或大 规模集成电路(LSI)构成的电子部件的芯片31和32。不限制准备安 装在区域51中的芯片的数量。可以直接将芯片嵌入插入板12中。
芯片31和32的各端子经由布线图案41的线路与区域52中的通 孔21中的一个连接。
在各插入板12中限定区域51和52。具体而言，相对于各插入板 12在区域52中的相同位置上形成相同数量的通孔21。将各插入板12 上的剩余区域规定为设置芯片的区域51。
通过在相同位置设置通孔21并在各插入板12中的相同区域中规 定区域51和52，可以可靠地依次连接多个插入板12。
虽然如上所述没有限制在区域52中形成的通孔21的数量，但设 置数量至少与在三维多芯片l上安装的芯片的端子的数量(即，必须可 以独立地发送和接收信号的信号通道的数量)对应的通孔21。例如， 如果芯片31-1、 31-2、 32-1和32-2中的每一个包括十个端子，那么共 需40个通道。由此，在区域52中形成至少四十个通孔21。通孔21 的内表面由导电材料形成，使得可以在各通孔21的边缘之间发送信 号。
例如，要在芯片31-2的端子和三维多芯片1的外侧之间发送和 接收信号，则预留通道，其中，该通道包括与芯片31-2的端子连接的 凸点22C-2、在与凸点22C-2连接的插入板12-2上形成的布线图案(附 图中未示出)、与布线图案连接的通孔21-2、在与凸点22A-2连接的 插入板12-1上形成的通孔21-1和在与凸点22A-1连接的基底11上形成的布线图案(附图中未示出)。在连接插入板12-1的通孔21-1和插入板12-2的通孔21-2的凸 点22A-2中，可以忽略没有用于将信号发送到三维多芯片l外面的插 入板12-2之上的各层中包括的通道的凸点22A-2。这样，可以减少凸 点22A-2的数量以降低制造成本。但是，也可以经由凸点22A连接在 相应的位置形成的所有通孔21，以有利于制造。可以通过下面所述的交叉总线开关61选择未使用的通道，使得， 当准备使用的通孔21失效后，可以替代性地使用另一通孔21。这样， 可以防止整个三维多芯片l的失效。虽然在相应位置上形成的所有通孔12相互连接，但是，可以通 过使用下面参照图5说明的输入和输出电路110，对于各插入板12选 择连接或非连接。图3示出根据另一实施例的插入板12中的一个。在本实施例中， 芯片31和32的端子经由布线图案41-1与交叉总线开关61连接，并 且交叉总线开关61经由布线图案41-2与区域52中的通孔21连接。 在本实施例中，交叉总线开关61被设置在区域51中。但是，交叉总 线开关61也可以被设置在区域52中。交叉总线开关61具有诸如图4中所示的结构。在本实施例中， 布线图案线41-l-l~41-l-m与芯片31和32的预定端子连接。布线图 案线41-2-l~41-2-n与通孔21中的一个连接。在图4中，如图所示，水平布线图案线41-2-l~41-2-n和垂直布 线图案线41-2-l~41-2-n通过交点附近区中的开关82-l-l 82-n-m相互 连接。开关82-l-l~82-n-m与对应于开关82-l-l~82-n-m的触发器 8l-l-l~81-n-m连接。沿由附图中的虚线表示的扫描链依次连接触发器 81-l-l 81-n-m。沿扫描链依次将触发器81-l-l~81-n-m设置为逻辑值 1或0。连接对应于被设置为逻辑值1的触发器的水平和垂直布线图案 线。例如，如果将触发器81- (n-1) -2设置为逻辑值1，那么打开开 关82-(n-l)-2，并连接布线图案线41-2-(n-l)和41-1-2。并且，例如， 如果将触发器81-n-m设置为逻辑值0，则关掉开关82-n-m，且不连接布线图案42-2-n和41-l-m。这样，通过构造触发器的交叉总线开关61和相应的开关，那么 即使在建立连接后，也可以通过改变触发器的设置，改变连接状态。另一方面，例如，通过构造具有在水平和垂直布线图案线的接触 点之间插入的熔断器的熔断器只读存储器(ROM)的交叉总线开关 61，可以连接或断开预定的图案线。但是，在这种情况下，只能建立 不能改变的连接状态或非连接状态。如图4所示，如果交叉总线开关61由触发器构成，那么，例如， 也可以提供由非易失性存储器构成的交叉总控制器，用于存储为触发 器设置的逻辑值0和1，以基于存储的逻辑值0和1设置触发器的动 作模式。图5示出本发明的另一实施例。在本实施例中，输入输出电路110 与通孔21连接。在插入板12上直接形成该输入输出电路110。根据 本实施例的输入输出电路110的每一个包括用作输入电路的逆变器112、 用于输出电路的逆变器111、用于控制输出电路的启用逆变器113、 和晶体管114。在各区域51上设置三态控制器101。例如，如果 从三态控制器101向各通孔21的启用逆变器113供给逻辑值1,那么 逆变器11被打开，以从芯片31和32输出输出信号的逻辑值的相反值 的输出信号。当将逻辑值O输入启用逆变器113时，逆变器lll的输 出总是为0。用于输入的逆变器112转换从通孔21供给的逻辑值0或1,并将 相反的逻辑值发送到对应于芯片31和32的端子。这样，通过将对应的输入输出电路110连接到通孔21，可以防止 由于线路之间的寄生电容产生的数据传送的延迟，并且，不管插入板 12的数量是多少，都可以稳定地在各插入板之间发送和接收信号。也可以使用诸如短截线串联终止逻辑(SSTL)电路或低压差动 信令(LVDS)电路的接口输入输出电路，作为输入输出电路110。并 且，可以在芯片31和32与通孔21之间的预定位置上设置输入输出电 路110中的需要接口的电路，诸如并联串联转换电路。图6示出根据另一实施例的三维多芯片的平面图和断面侧视图。 在本实施例中，设置与插入板12-1 12-3对应的导电金属薄膜 151-1~151-3。如图7所示，插入板12-1通过在插入板12-1和金属薄 膜151-1之间放入的凸点22B-1与金属薄膜151-1接合。芯片31-1与 插入板12-1的表面12-1B上的预定布线图案连接。芯片31-1的对边 被设置为与金属薄膜151-1接触。在本实施例中，如图6所示，各金 属薄膜151基本由四个金属薄膜151A 151D构成。芯片31的后侧(即， 与通过在表面和基底之间放入的凸点与基底连接的表面的相对的表 面)与金属薄膜151A 151D接触。在芯片31中产生的热的一部分通 过金属薄膜151A 151D被传导并被散发到外面。为了提高散热效率， 在区域51的外侧限定区域201。在区域201中，在插入板12的外侧 设置金属薄膜151A 151D。对于插入板12-2和12-3使用相同的结构。具体而言，插入板12-2 通过在插入板12-2与金属薄层151-2之间放入的凸点22B-2与金属薄 层151-2接合。芯片31-2经由凸点22C-2与插入板12-2连接。芯片 31-2的后侧与金属薄层151-2接触。插入板12-3通过在插入板12-3与金属薄层151-3之间放入的凸 点22B-3与金属薄层151-3接合。芯片31-3经由凸点22C-3与插入板 12-3连接。芯片31-3的后侧与金属薄层151-3接触，插入板12-1上的通孔21-1的表面12-1B的一侧的端部经由凸点 22A-1与基底11的表面11B连接。插入板12-1上的通孔21-1的表面 12-1A的一侧的端部经由凸点22A-2与插入板12-2的表面12-2B的一 侧的端部连接。插入板12-2上的通孔21-2的表面12-2A的一侧的端 部经由凸点22A-3与插入板12-3的通孔21-3的表面12-3B的一侧的 端部连接。如图6所示，在区域52中，设置金属薄膜151B，以形成包围各 凸点22的凸点间屏蔽161。这样，各凸点被屏蔽，并且可以防止经由 凸点22发送和接收的信号的泄漏。金属薄膜151不仅用作热辐射体，还用作用于从外面向芯片31和32馈电的电源。具体而言，经由凸点22B向插入板12的布线图案 供给从外面供给金属薄膜151的电力。从而，经由凸点22C从布线图 案向芯片31供给电力。因此，可以缩短在各插入板12上形成的电源用布线图案的线路长度。通过在金属薄膜151上设置芯片，半导体器件的整个厚度增加。 为了防止这一点，还可以如图8和图9所示在设置芯片31时使得芯片 31的后面不与金属薄膜151接触。在本实施例中，如图8所示，金属 薄膜151没有被设置在与设置芯片31的区域对应的区域中。与图6和图7中所示的结构相比，在这种结构中，热传导的效率 降低。但是，由于金属薄膜151被设置在芯片31的附近，因此由芯片 31产生的热的一部分被通过金属薄膜151散去。硅常被用于构成插入板12。但是，很难在由硅制成的插入板中形 成通孔，因此制造成本较高。因此，例如，可以如图10和图11所示 在区域52中设置用作通信单元的群集的天线，使得可以在没有形成通 孔的插入板之间发送和接收信号。在本实施例中，如图IO所示，在基 底11上设置插入板12-1，在插入板12-1上设置插入板12-2，并最后 在插入板12-2上设置插入板12-3。在插入板12-1的表面12-1B上， 设置凸点22C-1，并且，在凸点22C-1上，设置芯片31-1和32-1。还 在插入板12-1的表面12-1B上形成天线251-1 。在设置芯片31-2和32-2 的插入板12-2的表面12-2B上，形成天线251-2。在插入板12-3的表 面12-3B上，形成天线251-3。在本实施例中，在插入板12-3上没有 设置芯片。经由从基底ll连接的接合线211向插入板12-3供给电力。虽然 在附图中未示出，但经由接合线分别向插入板12-1和12-2的表面 12-lB和12國2B馈电。如图11所示，各天线251与发送器和接收器电路252连接。天 线由在插入板12上设置的线圏布线图案构成。该发送器和接收器电路 252被嵌入插入板12中。可以在区域51或区域52中的任一个中形成发送器和接收器电路252。通过发送器和接收器控制器102控制在相 同的插入板12上设置的发送器和接收器电路252。图12示出插入板12-1和12-2的叠层的简化图。在本实施例中， 插入板12-2的表面12-2B经由凸点与芯片31-2和32-2连接。在表面 12-2B上，设置接收器元件301、发送器和接收器控制器241-2和交叉 总线开关61-2。在区域52-2中，设置群集的天线251-2(图中示出2x4 天线的矩阵)。在插入板12-2下面设置的插入板12-1也具有与插入板12-2相同 的结构。在插入板12-1的区域52-1中的天线251-1和位置与天线251-1 对应的插入板12-2的区域52-2中的天线251-2之间实施无线通信(电 磁感应)。换句话说，如图13所示，各天线251由发送天线251T和接收天 线251R构成。发送天线251T的端部与NAND (与非)电路352和 353连接。NAND电路352的输入端子和NAND电路353的输入端子 相连并且进一步与发送和接收控制器241-2连接。NAND电路353的 另 一输入端子直接与发送和接收控制器241-2连接，但NAND电路352 的另一输入端子经由逆变器351与NAND电路353的另一端子连接。当发送和接收控制器241-2将逻辑值1输入NAND电路352和 353的共用输入端子中的一个，并将逻辑值O输入NAND电路353的 另一输入端子时，逻辑值1被经由逆变器351输入NAND电路352的 另一输入端子。结果，NAND电路353和NAND电路352的输出分别 是逻辑值1和0。结果，从NAND电路353到NAND电路352向天线 251T施加电流。这种状态对应于逻辑值l。相反，当将逻辑值O输入 NAND电路352和353的共用输入端子中的一个，并将逻辑值1输入 NAND电路353的另一输入端子时，逻辑值0被经由逆变器351输入 NAND电路352的另一输入端子。结果，在这种情况下，由于NAND 电路353的输出是逻辑值O，且NAND电路352的输出是逻辑值1, 因此，从NAND电路352到NAND电路353向天线251T施加电流。这种状态对应于逻辑值o。当如上所述向天线251T施加电流时，作为电流的结果产生的磁 通被另 一插入板12的接收天线251R接收。当天线251R检测到磁通 的变化时，由传感器放大器361检测与该变化对应的电动力并将其输 出到交叉总线开关61-2。如上所述，通过在对应的位置设置的天线，在不同的插入板之间 发送和接收信号。虽然附图中未示出，但如上所述的由插入板的叠层构成的三维多 芯片通过树脂成型以制成半导体器件。这样，例如，制成SIP和多芯 片模块(MCM)。图14示出包括如上所述制成的SIP的根据本发明的实施例的设 备板400。设备板400由在预定的位置设置无线接口基底411-l 411-3 的基底401构成。无线接口基底411-1 411-3中的每一个包括多个天 线251。分别在无线接口基底411-1~411-3上安装SIP412-l 412-3。还 在最接近在对应位置与无线接口基底411-1 411-3连接的 SIP412-l 412-3的表面的基底上设置天线251。这样，由于在对应的 天线之间实施通信，因此通过在无线接口基底411-1~411-3上的预定 位置上设置和接合SIP412-l 412-3，可以很容易地制造SIP412-1~ 412-3。在如上所述制成的设备板400中嵌入各种电子部件。下面，参照图15中所示的流程图说明设备板的制造方法。通过 这种方法制造图16~图18中所示的具有SIP的设备板。在步骤S1中，在插入板上形成包括天线的图案。例如，如图16 所示，在插入板12的表面12B上形成包括天线251的布线图案。各 天线251包括发送器和接收器电路252。还形成交叉总线开关61和发 送和接收控制器102。在步骤S2中，在预定的位置上设置凸点和芯片。如图16所示， 芯片31经由凸点22C与插入板12的表面12B上的预定布线图案连接。 在表面12B上的预定位置上设置用于接合金属薄膜151的凸点22B。这样，制成二维多芯片501。通过实施相同的工艺，形成多个二维多芯片501。然后，在步骤S3中，用金属薄膜151将两个二维多芯片501放A, 很6T 一丛々-^"LL "斗LL it:fet 1rt tt 审 丄* A ,一仁一化，1^竹六《一*，夕DU1 9V'"A Jl 9V恭叫々曰工"J且。伏口JT5"说，如图17所示，在经由凸点22C-1与芯片31-1连接的插入板12-1 上，经由凸点22B-1与金属薄膜151连接。经由凸点22C-2与芯片31-2 连接的插入板12-2经由凸点22B-2与金属薄膜151连接。芯片31-1 和31-3的后侧与金属薄膜151接触。将插入板12-1和12-2放在一起， 使得具有芯片31-1和31-2的表面12-1B和12-2B相互对置。然后， 预定的布线图案经由直径比凸点22B大的凸点22A与插入板12-1和 12-2连接。这样，制成三维多芯片511。如上所述，制成多个通过将两个二维多芯片501放在一起制成的 三维多芯片511。然后，在步骤S4中，将至少两个三维多芯片511放在一起，使 得天线的位置相互对应。然后，在步骤S5中，将外部馈电端子连接到 金属薄膜并使其成型。图18示出如上所述制成的作为半导体器件的 SIP的示例性结构。根据该结构，由插入板12-1-1和12-2-1的组合构 成的三维多芯片511-1和由插入板12-1-2和12-2-2的组合构成的三维 多芯片511-2被放在一起并由树脂551成型，以制造半导体器件531 (SIP412)。芯片31-1-1经由凸点22C-1-1与插入板12-1-1的表面12-l-lB连 接。芯片31-1-1的后侧与金属薄膜151-1接触。金属薄膜151-1经由 凸点22B-1-1与插入板12-1-1的表面12-1-1B连接。芯片31-2-1经由凸点22C-2-1与插入板12-2-1的表面12-2-1B连 接。芯片31-2-1的后侧与金属薄膜151-1接触。金属薄膜151-1经由 凸点22B-2-1与插入板12-2-1连接。经由凸点22A-1连接插入板12-1-1 的预定布线图案和插入板12-2-1的预定布线图案。芯片31-1-2经由凸点22C-1-2与插入板12-1-2的表面12-1-2B连 接。芯片31-1-2的后侧与金属薄膜151-2连接。金属薄膜151-2经由凸点22B-1-2与插入板12-1-2连接。芯片31-2-2经由凸点22C-2-2与 插入板12-2-2连接。芯片31-2-2的后侧与金属薄膜151-2连接。金属 薄膜151-2经由凸点22B-2-2与插入板12-2-2连接。经由凸点22A-2 连接插入板12-1-2的预定布线图案和插入板 12-2-2的预定布线图案。将插入板12-1-1和12-2-1放在一起，使得分别与芯片31-1-1和 31-2-1连接的表面12-1-1B和12-2-1B相互对置。类似地，将插入板 12-1-2和12-2-2放在一起，使得分别与芯片31-1-2和31-2-2连接的表 面12-2-1B和12-2-2B相互对置。结果，当将三维多芯片511-1和511-2放在一起时，在插入板 12-2-1上形成的天线251-2-1和在插入板12-1-2上形成的天线251-1-2 分别以与插入板12-2-1和12-1-2对应的距离被分开。结果，例如，与 如图12所示将包括芯片的表面12-lB和12-2B以面向相同方向(图 12中为向上)的方式层叠的情况相比，可以增加天线251-2-1和251-1-2 之间的距离。因此，可以在天线间建立可靠的通信。金属薄膜151-1和151-2相互连接并与从树脂551引出的外部馈 电端子552连接。在步骤S6中，在设备板的基底上设置无线接口基底。具体而言， 如图14所示，在基底401上设置无线接口基底411~411-3。更加具体 而言，如图18所示，无线接口基底411经由凸点22A-0与基底411 的表面401B连接。在无线接口基底411的表面411B上形成天线251-0。 在步骤S7中，将由树脂511成型的半导体器件接合到无线接口基底 411上，使得天线251-0与在插入板12-1-1上设置的天线251-1-1相对， 该插入板12-1-1在由树脂511成型的插入板中是无线接口基底411 一 侧的最外面的插入板。在步骤S8中，外部馈电端子与设备板上的基底连接。具体而言， 外部馈电端子552与基底401上的预定馈电图案连接。结果，供给基 底401的电力从外部馈电端子552经由基底401上的图案供给金属薄 层151-1和151-2。从而，供给金属薄层151-1的电力经由凸点22B-1-1 供给插入板12-1-1的馈电图案，并进一步经由凸点22C-1-1供给芯片31-1-1。供给金属薄层151-1的电力也经由凸点22B-2-1供给插入板 12-2-1的馈电图案，并进一步经由凸点22C-2-l供给芯片31-2-1。电力也分别被供给到在插入板12-1-2和12-2-2上安装的芯片 31-1-2和31-2-2。与天线251连接的凸点22A可以单独引导插入板上的芯片的预定 端子的输入或输出，例如，来自插入板12-1-1上的芯片31-1-1的预定 输出端子的输出经由与输出端子连接的凸点22C-1-1被供给到插入板 12-1-1上的相应布线图案。然后，将该输出从天线251-1-1无线发送 到无线接口基底411上的天线251-0。然后，经由凸点22A-0将该输 出从与无线接口基底411上的天线251-0连接的布线图案发送到基底 401上的布线图案。另一方面，当将信号从外面输入到芯片31-1-1的预定输入端子 时，该信号经由凸点22A-0从基底401上的预定图案被供给到无线接 口基底411上的布线图案。该信号经由布线图案被供给到与布线图案 连接的天线251-0。该信号被无线发送到相应的天线251-1-1。然后， 经由插入板12-1-1的布线图案将该信号从凸点22C-1-1供给与凸点 22C-1-1连接的芯片31-1-1的输入端子。为了接收信号，预留天线、凸点、布线图案，以形成专用通道。类似地，当经由凸点22C-2-2从与插入板12-2-2连接的芯片 31-2-2的预定输出端子将信号引到外面时，依次通过与输出端子连接 的凸点22C-2-2、插入板12-2-2的布线图案、凸点22A-2、插入板12-1-2 的布线图案、插入板12-1-2的天线251-1-2、插入板12-2-1的天线 251-2、插入板12-2-1的布线图案、凸点22A-1、插入板12-1-1的布线 图案、插入板12-1-1的天线251-1-1 、无线接口基底411上的天线251-0、 无线接口基底411上的布线图案、凸点22A-0和设备板400的基底401 上的布线图案，发送信号。预留凸点、布线图案和天线，以形成用于发送信号的专用通道。 虽然这里忽略详细的说明，但类似地预留天线、布线图案和凸点以形 成将信号输入到芯片31-2-2的输入端子的专用通道。上述步骤S1 S8构成设备板的制造方法。步骤S1 S5还构成半 导体器件的制造方法。由于图16~18中示出的半导体器件使用大量凸点，因此，器件的 厚度可以变薄，但与使用接合线的半导体器件的制造成本相比，制造 成本增加。下面，参照图19中所示的流程图说明使用通过在一些部件 中使用接合线使制造成本降低的半导体器件的设备板的制造方法。在 该工艺中制造的半导体器件具有与图20 22中所示的结构相同的结 构'在步骤S31中，在插入板上形成包括天线的图案。在步骤S32中， 在预定的位置上设置芯片、具有通路孔的插入板和隔板，并且，然后， 用接合线连接预定的位置。在步骤S33中，将插入板和金属薄层放在 一起。这样，如图20所示，在插入板12S上形成天线251和布线图案。 插入板12S可以由硅构成。这样，可以得到稳定的特性。在插入板12S的表面12SB上，设置芯片31。可以事先将芯片31 嵌入插入板12S中。芯片31的预定端子经由接合线612与插入板12S 上的预定布线图案连接。制备另一插入板12X。插入板12X由其中可 很容易地形成通孔的硅以外的材料构成。例如，插入板12X可以由玻 璃环氧树脂、聚酰亚胺树脂或酚醛树脂构成。具有作为一种类型的通孔的通路孔21V的插入板12X经由凸点 22C与插入板12S连接。将插入板12S与金属薄膜151放在一起。金 属薄膜151经由接合线612与插入板12S上的预定馈电布线图案连接。 在插入板12S的周围设置隔板611。这样，制成二维多芯片601。在步骤S34中，通过对置具有芯片的表面并经由凸点连接通路 孔，将两个二维多芯片放在一起。这样，如图21所示，制成三维多芯 片621。该三维多芯片621是通过将二维多芯片601-1和601-2放在一 起而制成的。在二维多芯片601-1中，在插入板12S-1的表面12S-1B 上安装芯片31-1,并且芯片31-1的端子经由接合线612-1与表面 12S-1B上的预定布线图案连接。表面12S-1B上的预定布线图案经由 凸点22C-1与插入板12X-1上的通路孔21V-1连接。在插入板12S-1的表面12S-1B上形成天线251-1。在插入板12S-1的周围，设置隔板 611-1并将插入板12S-1与金属薄膜151-1放在一起。二维多芯片601-2包括插入板12S-2。在插入板12S-2的表面 12S-2B上设置芯片31-2。芯片32-2的预定端子经由接合线612-2与表 面12S-2B上的布线图案连接。经由接合线612-2在表面12S-2B上的 预定位置上形成天线。表面12S-2B上的预定布线图案经由凸点22C-2 与插入板12X-2的通路孔21V-2连接。将插入板12S-2与金属薄膜 152-2放在一起。在插入板12S-2的周围设置隔板611-2。通过凸点22B 连接隔板611-2和611-2。经由凸点22C-2连接插入板12X-1的通路孔 21V-1和插入板12X-2的通路孔21V-2。在步骤S35中，将至少两个三维多芯片放在一起，使得天线相互 对应。在步骤S36中，将外部馈电端子连接到金属薄膜并使其成型。 换句话说，金属薄膜151-1-1~151-2-2相互连接并然后与外部馈电端子 552连接。这样，如图22所示，制成半导体681 ( SIP412)。该半导体681是通过将三维多芯片621-1和621-2放在一起并用 树脂将它们成型而制成的。在这种情况下，三维多芯片621-1的插入板12S-2的天线251_2-1 和三维多芯片621-1的插入板12S-3的天线251-1-2之间的距离也由插 入板12S-2和12S-3的厚度决定。因此，与通过以表面12SB面向同一 方向的方式层叠多个图20所示的二维多芯片601制成的半导体的厚度 相比，半导体的厚度可以变薄。结果，可以在天线之间得到可靠的通 信。在通过根据步骤S31 S36的半导体器件的制造方法制成半导体 器件681后，在步骤S37中，在设备板的基底上设置无线接口基底。 在步骤S38中，在无线接口基底上设置半导体器件。在步骤S39中， 将馈电端子与设备板的基底连接。由于步骤S37 S39的工艺与图15中所示的流程图的步骤S6 S8 相同，因此忽略对其进行说明。在半导体器件681中，例如，从基底401中的预定馈电图案、外部馈电端子552、金属薄膜151-2-2、接合线612-2-2、插入板12S-4 上的预定布线图案、接合线612-2-2到芯片31-2-2的馈电端子，依次 将电力供给芯片31-2-2。例如，芯片31-2-2的端子与外面之间的接收通道由从芯片31-2-2 的端子到接合线612-2-2、插入板12S-4的布线图案、凸点22C-2-2、 插入板12X-2-2的通路孔21V-2-2、凸点22C-3-2、插入板12X-1-2的 通路孔21V-l-2、凸点22C-l-2、插入板12S-3的布线图案、天线251-1-2、 天线251-2-1 、插入板12S-2的布线图案、凸点22C-2-l、插入板12X-2-1 的通路孔21V-2-l、凸点22C-3-l、插入板12X-1-1的通路孔21V-l-l、 凸点22C-1-1、插入板12S-1的布线图案、天线251-1-1和天线251-0、 无线接口基底411的布线图案、凸点22A-0、最后到基底401的布线 图案依次形成的路径构成。在各实施例中，不限制方法中实施各步骤的次序。可以依次、或 同时实施这些步骤，或者可以单独地实施各步骤。如上所述，在作为基底的插入板上形成天线。但是，可以半导体 芯片上形成天线，并然后在插入板上设置这些半导体芯片，以建立插 入板之间的通信。图23和图24示出具有这种结构的半导体器件。用作半导体器件的多芯片封装1001包括由硅构成的插入板1011- 1、 1011-2和1011-3。在最下面的插入板1011-1上，经由凸点 1014-1连接作为通信用半导体芯片的通信芯片1015-1和通信芯片 1016。虽然在附图中没有示出，但通信芯片1015-1和通信芯片1016 可以通过在插入板1011-1上形成的布线图案接收信号。插入板1011-1 经由接合线1018-1从电源1017接收所需的电力。插入板1011-2经由凸点1014-2与通信芯片1015-2和功能芯片1012- 2和1013-2连接。可以通过使用在插入板1011-2上形成的布线 图案，向/从通信芯片1015-2和功能芯片1012-2和1013-2中的每一个 发送和接收信号。经由接合线1018-2从电源1017将所需的电力供给 插入板1011-2。插入板1011-3经由凸点1014-3与1015-3与功能芯片1012-3和1013-3连接。可以通过使用在插入板1011-3上形成的布线图案，向/ 从通信芯片1015-3和功能芯片1012-2和1013-3中的每一个发送和接 收信号。经由接合线1018-3从电源1017将所需的电力供给插入板 1011-3。功能芯片1012-2、 1012-3、 1013-2和1013-3例如是可以实施预 定的功能的诸如CPU和存储器的半导体芯片。图25和图26示出根据另一实施例的半导体器件。在该实施例中， 经由凸点1014-1从电源1017将所需的电力供给铜板1032-1。经由凸 点1014-1将该电力供给插入板1011-1。经由凸点1031-1、铜板1032-1和凸点1031-2将电力从电源1017 供给铜板1032-1之上的铜板1032-2。经由凸点1014-2将该电力供给 插入板1011-2。类似地，经由凸点1031-1、铜板1032-1、凸点1031-2 和铜板1032-2将电力从电源1017供给铜板1032-3之上的铜板1032-3。 经由凸点1014-3将该电力供给插入板1011-3。其它结构与图23和图 24中示出的结构相同。在铜板1032-1中，在与通信芯片1015-1和1016对应的位置形成 多个孔，使得铜板1032-1不直接与通信芯片1015-1和1016接触。类 似地，在铜板1032-2上，在与通信芯片1015-2和功能芯片1012-2和 1013-2对应的位置形成多个孔，并且，在铜板1032-3上，在与通信芯 片1015-3和功能芯片1012-3和1013-3对应的位置形成多个孔。图23和图25中所示的通信芯片1015-1、 1015-2和1015-3在附 图中垂直排列。因此，如图27所示，在相互对应的位置上设置插入板 1011-2、插入板1011-3上的通信芯片1015-2、在通信芯片1015-3上 形成的通信模块1052-2和通信模块1052-3。各构件可以相互无线通信 (极短距离通信的电磁感应)。图28是用于异步通信的通信芯片1015的平面图。在该实施例中， 如附图所示，沿通信芯片1015的周边设置多个焊盘1051以形成正方 形形状。焊盘1051包括输入输出緩冲区。经由接合线或凸点连接焊盘 1051。焊盘1051经由布线图案与通信模块1052连接。根据本实施例，在焊盘1051的内侧，以3x5平面矩阵设置共十 五个通信模块1052。各通信模块1052编号为01~15。在通信模块1052 的下部分上设置控制单元1053。控制单元1053控制通信模块1052、 产生基准电压并将该基准电压供给通信模块1052。图29是通信模块1052中的一个的平面图。如图29所示，在最 左边的区域中，设置发送器件电路1073，在发送器件电路1073的右 边，设置异步接收器电路1074，在异步接收器电路1074的右边，设 置天线1077。沿发送器电路1073、异步接收器电路1074和天线1077 设置布线1070。该布线1070接收电力和信号。通信芯片1015中的十五个通信模块1052要么全部用于发送，要 么全部用于接收(为了实施双向通信，同时需要发送用通信芯片和接 收用通信芯片)。作为替代，十五个通信模块1052中的一部分可以用 于发送，而其余用于接收。如图30所示，通信模块1052中的每一个基本包括数据端子1071 、 放大器1072、发送器电路1073、异步接收器电路1074、放大器1075、 输出端子1076和天线1077。数据端子(DATA) 1071将输入数据供 给放大器1072。放大器1072将来从数据端子1071输入的信号放大， 并将放大的信号发送给发送器电路1073的数据端子(DATA)。发送 器电路1073的输出端子Nl和N2分别与异步接收器电路1074的输入 端子N3和N4连接，其中在发送器电路1073和异步接收器电路1074 之间插入天线1077。异步接收器电路1074从输入端子出(OUT)输 出从输入端子N3和N4发送的信号。该输出被放大器1075放大并从 输出端子(OUT) 1076输出。发送器电路1073包括启用端子EN。当向启用端子EN施加高基 准电压VDD时，发送器电路1073被启用，当施加低基准电压VSS时， 发送器电路被禁用。类似地，当向启用端子EN施加高基准电压VDD 时，异步接收器电路1074被启用，当施加低基准电压地VSS时，异 步接收器电路1074被禁用。图30中所示的根据本实施例的通信模块 1052是发送用通信模块。因此，发送器电路1073被启用，异步接收器电路1074被禁用。在这种情况下，从数据端子1071输入的信号在放大器1072中被 放大，并然后被输入到发送器电路1073。发送器电路1073对输入信 号进行波形整形，并从天线1077输出整形后的信号。图31示出发送用通信芯片1015中的通信模块中的一个的结构。 在图31 (和下面说明的图39)中，附图标记中包括的连字号后面的数 字表示图28 (图36)中所示的通信模块的数字01 15。在本实施例中， 讨论与图28中的在中间示出并由附图标记08表示的通信模块对应的 通信模块1052-08、和与图28中的通信模块对应并由附图标记01表 示的通信模块1052-01。将低基准电压VSS供给发送器电路1073-08 和1073-01的启用端子。因此，发送器电路1073-08和1073-01被禁用。将高基准电压VDD供给通信模块1052-08的异步接收器电路 1074-08的启用端子，以启用异步接收器电路1074-08。结果，异步接 收器电路1074-08在输入端子N3和N4上接收由天线1077-08接收的 信号，并从端子出(OUT )将信号输出到放大器1075-08。放大器1075-08 放大输入信号并将放大的信号输出到端子1076-08。类似地，将高基准电压VDD供给通信模块1052-01的异步接收 器电路1074-01的启用端子，以启用异步接收器电路1074-08。结果， 异步接收器电路1074-01在输入端子N3和N4上接收由天线1077-01 接收的信号，并从端子出(OUT)将信号输出到放大器1075-01。放 大器1075-01放大输入信号并将放大的信号输出到端子1076-01。控制器单元1053分别向异步接收器电路1074-08和1074-01供给 基准电压VR1和VR2。如下面参照图34所述的那样，在异步接收器 电路1074-08和1074-01中检测正脉沖和负脉冲，其中，基准电压VR1 和VR2是阈值。图32是发送器电路1073的详图。由转变检测单元1111检测输 入到发送器电路1073的数据端子的信号的转变。当检测到转变时，转 变检测单元1111产生正脉冲，并将该正脉沖输出到节点N0。发送到 节点NO的正脉冲被输入到NAND电路1112。 NAND电路1112的另一输入接收从启用端子供给的高基准电压VDD。 NAND电路1112的 输出与节点N5连接。节点N5还与三态緩沖器1116和1117的控制电 极连接。将由逆变器1113逆变的来自NAND电路1112的输出(节点 N6的输出)供给三态緩冲器1116和1117的其它控制节点。三态緩冲器1116从逆变器1114和1115接收在数据端子发送的 信号。三态緩冲器1117接收逆变器1114的输出。将来自三态緩冲器 1116和1117的输出从输出端子Nl和N2发送到发送用天线1077T的 两端。输出端子Nl和N2与晶体管1118连接，并与晶体管1119和 1120的串联电路连接。晶体管1118、 1119、 1120的控制电极与节点 N5连接。晶体管1119和1120的连接点与基准电压HVD连接。基准 电压HVD的电压例如是高基准电压VDD的电压的一半。例如，当将如图33A所示的信号输入到数据端子时，转变检测单 元1111检测图33B中所的信号的上升边和下降边，并将正脉冲输出 到节点N0。如图33C所示，发送到节点NO的正脉沖被NAND电路 1112逆变，并作为负脉冲被输出到节点N5。发送到节点N5的负脉冲 被逆变器1113逆变并作为正脉沖被输出到节点6。因此，在分别向节 点5和6供给负脉沖和正脉沖的定时，三态緩冲器1116和1117被启 用，并且，经由逆变器1114和1115输入的信号或经由逆变器1114 输入的信号被发送到天线1077T。结果，如图33D所示，将电流施加 到天线1077T上。当节点N5的电压较低时，晶体管118~1120被关掉， 以允许将电流施加到天线1077T上。当输入到数据端子的信号处于高 电平和低电平时，施加到天线1077T上的电流ILT沿相反的方向流动。发送用通信模块1052的天线1077T通过耦合因子K与接收用通 信模块1052的天线1077R连接。因此，当将电流ILT供给天线1077T 时，电流被施加到天线1077R上，并且如图33E所示，在接收器电路 1074的输入端子N3和N4上产生电压。如图33D和图33E所示，如 图33E中的实线所示，产生与天线1077T上的电流ILT的上升边对应 的电压，并且，如图33E中的虛线所示，产生与天线1077T上的电流 ILT的下降边对应的电压。图34示出异步接收器电路1074的结构。输入端子N3和N4与 放大器1143的输入端子连接。晶体管1141和1142连在输入端子N3 和N4之间。在晶体管1141和1142之间供给基准电压VREF。将放 大器1143的输出供给滞后比较器1144的非逆变输入端子和滞后比较 器1146的逆变输入端子。将基准电压VR1供给滞后比较器1146的逆 变输入端子，并将基准电压VR2供给滞后比较器1144的非逆变输入 端子。比较器1144的输出(节点N5)经由逆变器1145与NAND电路 1148的输入中的一个连接，该NAND电路1148与NAND电路1149 一起构成交叉闩锁电路.比较器1146的输出(节点N6)经由逆变器 1147与NAND电路1149的输入中的一个连接。NAND电路1148的 输出与NAND电路1149的另一输入连接，NAND电路1149的输出与 NAND电路1148的另一输入连接。当从发送侧发送信号(图35A)时，由于电磁感应，在天线1077 (输入端子N3和N4)上产生电压(图35B)。放大器1143放大从 天线1077输入的信号并将该放大的信号输出到节点VA (图35C)。 比较器1144将从放大器1143发送的信号与基准电压VR1相比较，并 且，如果基准电压VR1较大，则向节点N5输出正脉冲(图35D)。 类似地，比较器1146将从放大器1143发送的信号与基准电压VR2相 比较，并且，如果基准电压VR2较小，则向节点N6输出正脉冲(图 35E)。来自节点N5和N6的输出分别被逆变器1145和1147逆变， 并被交叉闩锁电路锁住，该交叉闩锁电路在每当负脉冲被输入时将输 出逆变(图35F)。当用具有同步的时钟的通信芯片1015实施通信时，使用诸如图 36所示的结构。基本结构与图28所示的基本结构相同。但是，在图 36中所示的实施例中，将延迟锁定环路(DLL)电路1161添加到该 结构中。在由附图标记01 15表示的通信模块1052中，至少一个，例 如由附图标记08表示的那一个，可以实施异步通信，而由附图标记 01 07和09 15表示的其它通信模块可以实施同步通信。图37是可以实施同步通信的图36中所示的通信模块1052中的 一个(即，由附图标记01~07和09~15表示的通信模块1052中的一 个)的平面图(图29中示出可以实施异步通信的由附图标记08表示 的通信模块1152的平面图)。如图37所示，可以实施同步通信的通 信模块1052包括发送器电路1183、同步接收器电路1184、天线1187 和布线。可以实施同步通信的通信模块1052的平面与图29中的平面 图相同，只是异步接收器电路1074由同步接收器电路1184代替。如图38所示，同步通信用通信模块1052例如包括数据端子1181 、 放大器1182、发送器电路1183、同步接收器电路1184、放大器1185、 输出端子1186和天线1187(由附图标记08表示的异步通信用通信模 块1052具有与图30所示的结构相同的结构)。图38中所示的通信模 块1052的基本结构与图30中所示的异步通信用通信模块1052基本相 同，只是发送器电路1183和同步接收器电路1184具有时钟(CLK) 端子，并与输入时钟信号同步动作。其它结构与图30中所示的结构相 同。图38示出根据本实施例的发送用通信模块。因此，由于低电压 VSS被供给到启用端子EN，因此图38中所示的同步接收器电路1184 被禁用。由于高电压VDD被供给到启用端子EN，因此发送器1183 被启用。图39示出可以实施同步通信的接收用通信芯片1015的通信模块 1052的通信模块1052-08与通信模块1052-01之间的基本连接。低电 压VSS被供给到通信模块1052-08的发送器电路1183-08和通信模块 1052-01的发送器电路1183-01的启用端子，结果，发送器电路1183-08 和1183-01被禁用。相反，高电压VDD被供给到异步接收器电路 1184-08和同步接收器电路1184-01的启用端子，结果，异步接收器电 路1184-08和1184-01被启用。因此，由天线1187-08接收的信号经由异步接收器电路1184-08 被发送到放大器1185-08并被放大。从端子1186-08将放大的信号供 给DLL电路1161。具体而言，经由天线1187-08从作为用于发送的图38中所示的通信模块的通信模块1052-08的发送器电路1183-08输 出的时钟、经由作为用于接收的图38中所示的通信模块的通信模块 1052-08的天线1187-08、异步接收器电路1184-08和放大器1185-08 作为时钟被输出。DLL电路1161以预定的时间量延迟从端子1186-08发送的时钟 CLK1 (即，调制时钟CLK1)，并将延迟的时钟CLK1作为时钟CLK2 发送到同步接收器电路1184-01 (虽然附图中未示出，但时钟CLK2 也被发送到接收用同步接收器电路1184-02~1184-07和 1184-09 1184画15)。同步接收器电路1184-01与时钟CLK2同步动作。 具体而言，由天线1187-01接收的信号被同步接收器电路1184-01与 时钟同步接收，在放大器1185-01中被放大，并从端子1186-01中被 输出。控制单元1053将基准电压VR1和VR2供给异步接收器电路 1184-08 (具有与图34中所示的同步接收器电路1074相同的结构)。 基准电压VR1和VR2的值是基于实验预先确定的。图40示出用作调制电路的DLL电路1161的结构。DLL电路1161 包括可变延迟单元1201、时钟分配延迟复制1202和控制单元1203。 可变延迟单元1201以预定的时间量Ta延迟输入时钟CLKl，并输出 时钟CLK2。时钟CLK2在时钟分配延迟复制1202中以预定的时间量 Tb被延迟，并作为时钟CLK2A被输出。控制单元1203控制由可变 延迟单元1201延迟的时间量Ta，并且，当时钟CLK2A的相位被延 迟时，增加时间量Ta，当时钟CLK2A的相位被加快时，减少时间量 Ta，使得在时钟CLK2A和时钟CLK1之间不存在相位差。具体而言，如图41A所示，当由天线1187-08接收的信号(时钟) 被发送到图39中所示的异步接收器电路1184-08的端子N3和N4时， 该信号作为时钟CLK1被输入到DLL电路1161 (图41B ) 。 DLL电 路1161以时钟CLK1的时间量Ta被延迟，并输出时钟CLK2 (图 41C)。例如，当由天线1187-01接收的信号被发送到异步接收器电路1184-01的端子N3和N4时(图41D )，必须对时钟CLK2进行定时， 以使其适于处理该信号。换句话说，如下面参照图45说明的那样，同 步接收器电路1184-01的节点NC1和NC2的每一个都需要具有预定 的定时的时钟(图41E和图41F)。时钟分配延迟复制1202通过以时 间量Tb延迟时钟CLK2并产生时钟CLK2A，调制该定时。换句话说， 通过调制时钟CLK1和时钟CLK2A的相位使得不存在相位差，可以 实施精确的时钟同步化。图42示出与时钟同步动作的发送器电路1183 (图38)的结构。 逆变器1221通过延迟电路1222和NAND电路1223检测时钟的上升 边。NAND电路1223、非逆变器1224~1226、三态緩冲器1227和1228 以及晶体管1229~1231的结构与NAND电路1222、逆变器1113~1115、 三态緩冲器1116和1117以及晶体管1180-1220的结构基本相同。当时钟(图43A)被输入时钟端子时，逆变器1221、延迟电路 1222和NAND电路1223检测时钟的上升边。同时，与时钟的上升边 同步的负脉冲(图43B)被发送到NAND电路1223的输出(节点N3)， 并且逆变器1224输出正脉冲。这样，三态緩沖器1227和1228在负脉 冲被输出到节点N3的过程中被启用，并向天线1187T供给输入数据 (图43C)。因此，电流ILT (图43D)被施加到天线1187T上。由 于电磁感应，电流被以耦合因子K施加到与天线1187T耦合的接收用 天线1187R上，并且，在接收器电路1184的输入端子N3和N4产生 电压(图43E)。图44示出同步接收器电路1184 (图39)。如图44所示，天线 1187的端子N3和N4与时钟同步放大器1253的输入端子连接。在端 子N3和N4之间连接晶体管1251和1252。将基准电压VREF供给晶 体管1251和1252的连接点。时钟同步放大器1253的输出端子NA1 和NA2与包括NAND电路1254和1255的交叉闩锁电路连接。从天线1187发送的信号被时钟同步放大器1253同步化和放大， 并,皮NAND电路1254和1255的交叉闩锁电路锁住。例如，图45中示出时钟同步放大器1253的结构。如图45所示，在时钟同步放大器1253中，晶体管1271和1272的栅相互连接。晶体 管1271的源与晶体管1273的漏连接，晶体管1272的源与晶体管1274 的漏连接。晶体管1273和1274的源的共同连接点与晶体管1279的漏 连接。晶体管1272的栅和源被连接。晶体管1275和1276的栅相互连 接。晶体管1275的栅和源被连接。晶体管1275的源与晶体管1277 的漏连接，晶体管1278的源与晶体管1278的漏连接。晶体管1277 和1278的源的共同连接点与晶体管1279的漏连接。晶体管1273和1277的栅与端子N3连接，晶体管1274和1278 的栅与端子N4连接。晶体管1280、 1281和1283的栅与节点NC1连接。晶体管1280 的源与晶体管1287的栅和晶体管1283的漏连接。晶体管1280的源还 与晶体管1281和1284的源连接。晶体管1284的源与晶体管的1281 和1284的漏以及晶体管1276的源连接。晶体管1283的源还与晶体管 1288的栅连接。晶体管1284的栅与节点NC1B连接。晶体管1285的源与晶体管1287的漏和晶体管的1286的栅连接。 晶体管1286的源与晶体管1285的栅和晶体管1288的漏连接。晶体管 1287和1288的源相互连接，并该连接点与晶体管1289的漏连接。晶体管1290、 1291和1292的栅与节点NC2连接。晶体管1290 的源与晶体管1291的源、晶体管1293的源和晶体管1287的漏连接。 晶体管1292的源与晶体管1291和1293的漏以及晶体管1286的源连 接。晶体管1290的源和晶体管的1287的漏与端子NA2连接，并且晶 体管1292的源和晶体管1288的漏与端子NA1连接。将如图40所示从时钟分配延迟复制1202输出的时钟CLK2供给 晶体管1279和1289的栅。在时钟CLK2被逆变器1311逆变后，时 钟CLK2被延迟电路1312延迟。被延迟电路1312延迟的时钟被逆变 器1313重新逆变并被输出到节点NC1，然后逆变器1314将重新逆变 的时钟逆变并将其发送到节点NC1B。发送到节点NC1B的时钟被延 迟电路1315进一步延迟。被延迟电路1315延迟的时钟被逆变器1316 逆变并被发送到节点NC2。然后，节点NC2上的时钟被逆变器1317逆变并被输出到节点NC2B。逆变器1311包括晶体管1321和1322。类似地，逆变器1313包 括晶体管1323和1324，逆变器1314包括晶体管1325和1326，逆变 器1315包括晶体管1327和1328，逆变器1317包括晶体管1329和 1330。与用于包括晶体管1271~1279的第一电路的时钟CLK2相比，用 于包括晶体管1280 1289的第二电路的时钟(用于节点NC1和NC1B 的时钟)以预定的时间量被延迟电路1312延迟，用于包括晶体管 1290~1293的第三电路的时钟(用于节点NC2和NC2B的时钟)进一 步以预定的时间量被延迟电路1315延迟。从端子N3和N4发送的信 号在各电路中被放大并被从端子NA1和NA2输出。如上所述，多芯片封装1001例如如图46和47说明的那样被安 装到外部基底上。图46示出被安装到布线基底1331上之前的多芯片 封装1001。图47示出被安装到布线基底1331上之后的多芯片封装 1001。如附图所示，在多芯片封装1001的底端，在与设置在布线基底 1331上的通信芯片1332对应的位置上形成凹槽1351。当在布线基底 1331上安装多芯片封装1001时，多芯片封装1001内的通信芯片1016 和布线基底1331上的通信芯片1332被设置为相对且相互距离充分近。设置在附图的左边的供电电极1017A被设置在通孔1341A中， 并且从布线基底1331的顶部与笫二布线1334连接。设置在附图的左 边的供电电极1017B被设置在通孔1341B中，并且从布线基底1331 的顶部与第三布线1335连接。布线基底1331包括用于向各部分馈电 的金属布线1333 1336。与如图23和图25中所示的多芯片封装1001的底端薄且平整的 情况相比，通过如图46和图47那样在与在作为外部基底的布线基底 1331上安装的通信芯片1332对应的位置上形成凹槽1351，只有与凹 槽1351对应的部分只能用变薄的厚度形成。这样，可以可靠地保护多 芯片封装1001的内部。在本发明的各实施例中，术语"系统"表示构成多个器件的器件。 根据本发明的实施例的半导体器件可以包括大量的端子并具有 较小的尺寸。根据本发明的实施例的半导体器件制造成本较低，制造时间较短。根据本发明的实施例的基底可以包括大量的端子并具有较小的 尺寸。并且，该基底的制造成本较低，制造时间较短。根据本发明的实施例的设备板制造容易，成本较低。根据本发明的实施例的半导体器件可以包括大量的端子并具有 较小的尺寸，且制造成本较低。通过将半导体芯片安装到基底上，根据本发明的实施例的通信用 半导体芯片可以容易地在预定的基底之间进行通信。因此，通信用通 孔不必在基底中形成，使得基底具有共同的结构并简化基底的设计。在根据本发明的实施例的通信用半导体芯片中，具有共同结构的 基底可被用于通信用半导体芯片，并因此可以以较低的制造成本提供 半导体器件。本领域技术人员应当理解，在所附的权利要求和其等同物的范围 内，可以根据设计需要和其它因素进行各种变更、组合和再组合和修 改。
权利要求
1.一种通信用半导体芯片，被设置在基底上，该通信用半导体芯片包括通信模块的平面矩阵，其特征在于，所述通信模块的每一个包括用于发送或接收无线信号的天线，所述天线由线圈图案形成，用于向所述天线发送信号的发送器电路和用于从所述天线接收信号的接收器电路中的至少一个，和用于向所述发送器电路和所述接收器电路中的一个供给电力和信号的布线。
2. 根据权利要求l的通信用半导体芯片，其特征在于， 所述通信模块的每一个同时包括所述发送器电路和所述接收器电路，所述天线与所述发送器电路的输出和所述接收器电路的输入连 接，以及所述发送器电路和所述接收器电路包括可以被单独地设置为启 用状态和禁用状态中的一个的端子。
3. 根据权利要求l的通信用半导体芯片，还包括 用于共同控制所述通信模块的控制单元。
4. 根据权利要求l的通信用半导体芯片，其特征在于， 所述通信模块的所述接收器电路中至少一个是异步接收器电路，其它接收器电路是同步接收器电路，以及所述通信用半导体器件还包括调制电路，该调制电路用于基于来 自所述异步接收器电路的信号调制送给所述同步接收器电路的时钟信 号。
5. —种半导体芯片，包括多个基底，该基底包括具有预定功能的半导体芯片，所述基底被设置为相互基本平行，其特征在于，所述半导体芯片用于通信，并且设置在相对于所述基底彼此对应 的位置上，所述半导体芯片中的每一个包括多个通信模块的平面矩阵， 所述通信模块具有用于接收或发送无线信号的由线圏图案形成的天 线。
6. 根据权利要求5的半导体器件，其特征在于，用于与在外基底上安装的半导体芯片无线通信的附加半导体芯 片被安装在被设置为最接近所述外基底的基底之一上。
7. 根据权利要求5的半导体器件，其特征在于， 在与在所述外基底上安装的所述通信用半导体芯片对应的位置上形成凹槽。
8. 根据权利要求5的半导体器件，其特征在于， 所述通信模块中的每一个包括天线；用于向所述天线发送信号的发送器电路和用于从所述天线接收 信号的接收器电路中的至少一个，和用于向所述发送器电路和所述接收器电路中的一个供给电力和 信号的布线。
9. 根据权利要求8的半导体器件，其特征在于， 所述通信模块的每一个同时包括所述发送器电路和所述接收器电路，所述天线与所述发送器电路的输出和所述接收器电路的输入连 接，以及所述发送器电路和所述接收器电路包括可以被单独地设置为启 用状态和禁用状态中的一个的端子。
10. 根据权利要求8的半导体器件，还包括， 用于共同控制所述通信模块的控制单元。
11. 根据权利要求8的半导体器件，其特征在于， 所述通信模块的所述接收器电路中的至少一个是异步接收器电路，其它接收器电路是同步接收器电路，以及所述通信用半导体器件还包括调制电路，该调制电路用于基于来 自所述异步接收器电路的信号调制送给所述同步接收器电路的时钟信 号。
全文摘要
半导体器件包括具有用于安装电子部件的第一表面和与第一表面基本平行的第二表面的第一基底。第一基底包括用于安装电子部件的第一区、包括用于向/从第二基底发送和接收信号的多个第一通信单元的第二区、在第一区或第二区上设置的输入输出电路、和用于控制在第一基底的第一区或第二区上设置的输入输出电路的输入和输出的控制电路。输入输出电路的每一个包括用于将信号输出到与第一通信单元对应的第二基底的第二通信单元的输出电路和用于接收从相应的第二通信单元发送的信号的输入单元。
文档编号H01Q21/06GK101241910SQ20081008650
公开日2008年8月13日 申请日期2005年8月24日 优先权日2004年8月24日
发明者东井真一, 关野武男, 助川俊一, 清水达夫, 重并贤一 申请人:索尼株式会社