专利名称：形成半导体器件微图案的方法
技术领域：
本发明涉及一种形成半导体器件微图案的方法，更具体涉及其中产生 具有小于曝光设备分辨率的特征(例如，间距)的以矩阵形式布置的目标 图案的微图案形成方法。
背景技术：
在半导体衬底中形成多个半导体元件，如晶体管和用于电连接半导体 元件的金属线。半导体衬底的金属线和结区(例如，晶体管的源极或漏极) 通过接触塞电连接。
在DRAM器件的情况下，在半导体衬底中形成晶体管和存储结点接触 塞。为此，首先形成层间介电层和接触孔。根据存储单元阵列的布置可将 DRAM区分为各种类型。在6F2 DRAM器件中，在单元区中以矩阵形式 布置有源区。尤其是，以具有规则间距的矩形形式形成有源区。随着集成 度提高，6F2 DRAM器件中有源区的尺寸或间隔可小于啄光设备的分辨率 极限。由此，当形成用于限定有源区的光刻胶图案时，在光刻脱度上的曝 光工艺可能必须实施多次。因此，增加了工艺成本并且也难以减低kl(即， 分辨率的尺度)至0.20或更小。
发明内容
本发明涉及一种形成半导体器件微图案的方法，其中矩阵形式的硬掩 模图案(例如DRAM的有源区)布置为比啄光设备的分辨率更加密集。
一种根据本发明第一实施方案的形成半导体器件微图案的方法包括 在半导体衬底上沿着列方向(column direction)形成具有第二间距的第一蚀刻掩模图案，所述第二间距是目标图案的第一间距的两倍；在包括第一 蚀刻掩模图案的表面的半导体衬底上形成辅助膜；在包括所述辅助膜的半 导体衬底上形成蚀刻掩皿；实施蚀刻工艺以形成具有第二间距的第二蚀 刻掩模图案，使得蚀刻掩,、辅助膜和第一蚀刻掩模图案在行方向(raw direction )上彼此隔离，并且蚀刻掩,保留在第一蚀刻掩模图案之间； 和除去第一和第二蚀刻掩模图案之间的辅助膜。
一种才艮据本发明第二实施方案的形成半导体器件微图案的方法包括 在半导体衬底上形成第一蚀刻掩模图案；在包括第一蚀刻掩模图案的表面
的半导体衬底上形成辅助膜；在包括辅助膜的半导体衬底上形成蚀刻掩模 膜；实施蚀刻工艺以形成第二蚀刻掩模图案，使得蚀刻掩模溪、辅助膜和 第一蚀刻掩模图案在与第一蚀刻掩模图案交叉的方向上彼此隔离，并且蚀 刻掩^保留在第一蚀刻掩模图案的侧壁上形成的辅助膜之间的间隔中； 和除去第一和第二蚀刻掩模图案之间的辅助膜。
一种根据本发明第三实施方案的形成半导体器件微图案的方法包括 在半导体衬底上沿着列方向形成第一蚀刻掩模图案；在包括第一蚀刻掩模
图案表面的半导体衬底上形成辅助膜，在包括辅助膜的半导体衬底上形成 蚀刻掩模溪；实施蚀刻工艺以形成第二蚀刻^^模图案，4吏得蚀刻掩模溪、 辅助膜和第一蚀刻掩模图案在行方向上彼此隔离，并且蚀刻掩皿保留在 隔离的第一蚀刻掩模图案的侧壁上形成的辅助膜之间的间隔中；和除去第 一和第二蚀刻掩模图案之间的辅助膜。
一种根据本发明第四实施方案的形成半导体器件微图案的方法包括 在半导体衬底上形成硬掩皿和第一蚀刻掩皿；通过图案化第一蚀刻掩
m在列方向上形成第一蚀刻掩模图案；在包括第一蚀刻掩模图案表面的 硬掩模膜上形成辅助膜；在包括辅助膜的半导M底上形成第二蚀刻掩模 膜；实施蚀刻工艺以形成第二蚀刻掩模图案，使得第二蚀刻掩模度、辅助 膜和第一蚀刻掩模图案在行方向上彼此隔离，并且第二蚀刻掩皿保留在 第一蚀刻掩模图案的侧壁上形成的辅助膜之间的间隔中；除去第一和第二 蚀刻掩模图案之间的辅助膜；和通过采用第一和第二蚀刻掩模图案的蚀刻
工艺蚀刻硬4i模膜来形成^y^模图案。
在上述实施方案中，第一蚀刻掩模图案的间距和第二蚀刻^^模图案的 间距是目标图案的间距的两倍。第一和第二蚀刻掩模图案之间的距离由在第一蚀刻掩模图案侧壁上形成的辅助膜的厚度决定。在第一蚀刻掩模图案 的侧壁上形成的辅助膜的厚度对应于有源区的水平距离。每一个第一和第
二蚀刻4^模图案的宽度对应于有源区的短边方向上的宽度。第 一蚀刻掩模 图案彼此隔离的距离对应于有源区的垂直距离。通过蚀刻工艺隔离的第一
蚀刻^^模图案的长度对应于有源区的长边方向上的长度。通过蚀刻工艺隔 离的第一蚀刻掩模图案的长度是第一蚀刻掩模图案的宽度的两倍。
在上述实施方案中，第一蚀刻掩模图案的形成包括在第一蚀刻掩模 膜上形成光刻胶图案，通过釆用该光刻胶图案的蚀刻工艺来蚀刻第 一蚀刻 掩模溪，从而形成第一蚀刻掩模图案，进一步蚀刻硬掩員从而除去光刻 胶图案。
在上述实施方案中，蚀刻工艺的实施包括蚀刻所述蚀刻掩模膜和辅 助膜，使得蚀刻掩模膜和辅助膜在与第一蚀刻掩模图案交叉的方向上彼此 隔离，和通过蚀刻暴露在辅助膜之间的第一蚀刻l^模图案和蚀刻所述蚀刻
掩模膜，使得隔离的蚀刻掩m保留在第一蚀刻掩模图案的侧壁上形成的 辅助膜之间，从而形成第二蚀刻^^模图案。
在上述实施方案中，蚀刻工艺的实施包括蚀刻第二蚀刻掩模膜和辅 助膜，使得第二蚀刻掩模膜和辅助膜在与第一蚀刻掩模图案交叉的方向上 彼此隔离，和通过蚀刻暴露在辅助膜之间的第一蚀刻掩模图案和蚀刻第二 蚀刻掩模度，使得隔离的第二蚀刻掩,保留在第一蚀刻^^模图案的侧壁 上形成的辅助膜之间，从而形成第二蚀刻掩模图案。
在上述实施方案中，第一和第二蚀刻掩模图案可使用相同材料形成， 该材料优选含Si的BARC膜(底部抗反射涂层)。第二蚀刻掩模图案可由 含Si的BARC层形成。辅助膜可由碳聚合物膜形成。辅助膜可使用采用 02等离子体的蚀刻工艺除去。^t掩模膜可由碳膜形成。
图1A至1F是说明根据本发明一个实施方案的形成半导体器件微图案 的方法的截面图。
10
具体实施例方式
将参考附图描述根据本发明的具体的实施方案。然而，本发明不限于 所述公开的实施方案，而是可以各种方式实施。提供所述实施方案以完成 本发明的公开并使得本领域技术人员理解本发明的范围。本发明由权利要 求的范围所限定。
图1A至1F是说明根据本发明一个实施方案的形成半导体器件微图案 的方法的截面图。
参考图1A，在半导体衬底101上形成》更掩模膜103、第一蚀刻掩， 105、第一 ARC (抗反射涂层)膜107和第一光刻胶图案109。在形成硬 掩模膜103之前，可形成緩冲膜如氧化物膜。在此，硬掩^^103可由碳 膜形成。可以使用旋涂法形成碳膜。第一蚀刻掩,105可由含Si的BARC (底部ARC )膜形成。第一 ARC层107用于防止在用于形成第一光刻胶 图案109的曝光工艺中的if^射。如果第一蚀刻4^模膜105可执行抗>^射 功能，则可省略第一ARC层107。
下面描述一个示例性的例子，其中使用用于限定目标图案的硬掩模图
案来形成布置为矩阵的矩形目标图案。矩阵形式的^y^模图案可用于限定
在6F2DRAM制造工艺中的有源区AR。在这种情况下，硬掩模图案可用 作用于蚀刻隔离区的半导体衬底的蚀刻工艺中的隔离掩模。
有源区AR成形为矩形形式并且布置为矩阵形式。有源区AR的长边 方向上的长度L可以是有源区AR的短边方向上宽度W的两倍。在一个 方向上平行地形成第一光刻胶图案109的线。具体地，例如在6F2DRAM 器件的情况下，并且在位于奇数(或偶数)列的有源区AR上与有源区AR 的长边方向平行形成第一光刻胶图案109。因此，第一光刻胶图案109的 间距P2是有源区AR的行方向的间距P1的两倍。此外，第一光刻胶图案 109的宽度由有源区AR的宽度决定。
参考图1B，通过采用第一光刻胶图案109作为蚀刻^^模的蚀刻工艺来 图案化第一 ARC层107和第一蚀刻4^模膜105，从而形成第一蚀刻掩模图 案105a。才艮据第一光刻胶图案109的形状图案化第一蚀刻掩模图案105a。
同时，在形成第一蚀刻掩模图案105a之后，可实施后续工艺而不除去 第一光刻胶图案109和第一ARC层107。然而，在这种情况下，由于后续 的热处理工艺而导致的第一光刻胶图案109和第一 ARC层107的变形可
ii使得图案坍塌。因此，在一次实施过程中，除去第一光刻胶图案109和第 一 ARC层107。为除去第一光刻胶图案109和第一ARC层107，可实施 另外的蚀刻工艺。此外，如果通过蚀刻第一蚀刻^^皿105形成第一蚀刻 掩模图案105a并且硬掩模膜103的暴露部分蚀刻至一定深度，那么即使存 在蚀刻选择性差异，也可以一起除去第一光刻胶图案109和第一 ARC层 107。在后者的情况下，可以省略在后续工艺(例如，第二蚀刻掩模溪的形 成工艺)之前实施并且在形成第一蚀刻掩模图案105a之后实施的硬焙烘 (hard baking)工艺。或者，当第一蚀刻掩模图案105a和第二蚀刻掩模 膜保持在处于真空状态的同一腔室内部时，可以原位实施形成第一蚀刻掩 模图案105a的蚀刻工艺和第二蚀刻^^模溪的形成工艺。同时，由于第一光 刻胶图案109或第一ARC层107很少残留(如果有的话)，可以防止由于 后续热处理工艺导致的图案坍塌。通过蚀刻暴露的硬掩模膜103的一部分 在硬掩模膜103中形成沟槽。
参考图1C，在包括暴露的第一蚀刻掩模图案105a的表面的石更l^， 103上形成辅助膜111。辅助膜lll可由碳聚合物形成。
辅助膜111形成至一定厚度，其中由第一蚀刻掩模图案105a产生的台 阶可以得到保持。即，与由第一蚀刻掩模图案105a限定的图案共形地形成 辅助膜111。在第一蚀刻掩模图案105a的侧壁上形成的辅助膜111的厚度 T控制后续工艺中在有源区的一个方向上的距离。因此，才艮据在有源区的 一个方向上的期望距离，可控制辅助膜111的厚度。由于辅助膜lll与第 一蚀刻4^模图案105共形地形成，在第一蚀刻掩模图案105a之间限定多个 凹陷部分llla (或沟槽)。凹陷部分llla对应于有源区AR的宽度。即， 辅助膜111的沟槽的宽度限定有源区的宽度。
参考图1D，在包括辅助膜111的所述半导体衬底101上形成第二蚀刻 掩模溪113，使得在第一蚀刻掩模图案105a的侧壁上形成的辅助膜111之 间的间隔(即，沟槽或凹陷部分)被填隙。在第二蚀刻掩皿113上形成 第二 ARC层115。在第二 ARC层115上形成第二光刻胶图案117。
可使用与第一蚀刻掩模图案105a相同的材料形成第二蚀刻掩 113 以便于后续工艺。即，第二蚀刻掩模膜113可由含Si的BARC膜形成。 如上参考图1A的描述，如果在形成第二光刻胶图案117的曝光工艺中， 第二蚀刻掩模度113可执行抗反射功能，则可省略第二 ARC层115。以垂直于第一光刻胶图案(参考图1A的109 )的方向形成第二光刻胶 图案117。第二光刻胶图案117的宽度是第一光刻胶图案109的宽度的两 倍。例如，在6F2DRAM器件的情况下，在有源区AR(即，列方向)上 在与第一光刻胶图案(参考图1A的109 )交叉的方向上形成第二光刻胶图 案117。第二光刻胶图案117的行方向上的间距基本等于有源区AR的行 方向之间的间距。此外，第二光刻胶图案117的宽度L对应于有源区AR 的长边方向上的长度(参考图1A的L)。
参考图1E,使用釆用第二光刻胶图案117作为蚀刻掩模的蚀刻工艺， 蚀刻第二 ARC层115和第二蚀刻掩皿113 。蚀刻通过第二光刻胶图案117 暴露的辅助膜111。当蚀刻辅助膜111时，可以控制蚀刻工艺，使得第二 光刻胶图案117的蚀刻特征基本上与第二 ARC层115相同，所以利用相 同的蚀刻工艺可以一起除去第二光刻胶图案117和第二 ARC层115。如果 第二光刻胶图案117和第二 ARC层115残留，可以实施另外的蚀刻工艺 以除去第二光刻胶图案117和第二 ARC层115。沿所述行方向图案化辅助 膜lll并且沿所述行方向来限定隔离的图案。
之后，蚀刻通过辅助膜lll暴露的第一蚀刻掩模图案105a。由此在列 方向上隔离第一蚀刻^^模图案105a。即，形成隔离的第一蚀刻^^模图案。 第二蚀刻掩模膜113仅仅保留在由辅助膜111限定的凹陷部分llla中。保 留在凹陷部分llla中的第二蚀刻4^模膜113限定多个第二蚀刻4^模图案 113a。因此，第二蚀刻掩模图案113a在第一蚀刻掩模图案105a之间自对 准。换言之，第一蚀刻掩模图案105a仅仅保留在奇数(或偶数)列的有源 区上，并且第二蚀刻掩模图案113a仅仅保留在偶数(或奇数)列的有源区 上。即，第一和第二蚀刻掩模图案105a和113a是沿行方向交替的图案。
第二蚀刻掩模图案113a平行地形成在第一蚀刻掩模图案105a之间并 且具有间距P3，该间距P3是目标图案的间距的两倍，和笫一蚀刻掩模图 案105a相同。第二蚀刻掩模图案113a的宽度W对应于有源区的宽度。
第一蚀刻掩模图案105a和第二蚀刻掩模图案113a之间的距离由形成 在第一蚀刻掩模图案105a侧壁上的辅助膜111的厚度确定。尤其是，如果 在第一蚀刻掩模图案105a的两个侧壁上形成的辅助膜111的厚度是均匀 的，则第二蚀刻掩模图案113a在两个相邻的第一蚀刻掩模图案105a中间 是自对准的。由于形成第二蚀刻掩模图案113a，在第一蚀刻掩模图案105a 的侧壁和上表面上形成的辅助膜111故暴露。参考图1F，使用第一和第二蚀刻掩模图案105a和113a作为蚀刻掩模， 除去辅助膜lll。在本实施方案中，使用采用02等离子体的蚀刻工艺除去 辅助膜lll。在此，也除去在第一蚀刻掩模图案105a上的辅助膜111。由 于除去辅助膜111，第一和第二蚀刻掩模图案105a和U3a之间的硬掩模 膜103暴露。除去硬掩模膜103的暴露的部分，因此形成硬掩模图案103a。 硬掩模图案103a仅仅保留在有源区AR上。之后，虽然附图未显示，可以 使用采用硬掩模图案103a的蚀刻工艺来蚀刻半导体衬底101，以在隔离区 中形成沟槽。
如上所述，在通过4吏用采用第一和第二蚀刻掩模图案105a和113a的 蚀刻工艺图案化硬掩模膜103，以形成硬掩模图案103a之后，使用采用硬 掩模图案103a的蚀刻工艺来蚀刻半导体衬底101。然而，可以使用采用第 一和第二蚀刻掩模图案105a和113a的蚀刻工艺来直接蚀刻半导体村底 101不使用硬掩模膜103。在这种情况下，可省略硬掩皿103的形成工艺 和蚀刻工艺。
如上所述，本发明具有下列一个或多个优点。
第一，在实施曝光工艺以形成第一蚀刻掩模图案时，形成具有间距的 光刻胶图案，该间距为目标图案的间距的两倍。因此，可以形成具有小于 曝光设备分辨率的间距的微图案。
第二，以自对准方式在第一蚀刻掩模图案之间形成第二蚀刻掩模图案。 因此，能防止未对准的发生。
第三，第一和第二蚀刻掩模图案之间的距离可以控制为在第一蚀刻掩 模图案的侧壁上形成的辅助膜的厚度。因此，可更精确地控制第一和第二 蚀刻掩模图案之间的距离。
第四，如上所述，如果第一蚀刻^^模图案、辅助膜和笫二蚀刻^^模图 案是由透明膜如含Si的BARC膜或碳聚合物膜形成，则可省略在后续曝 光工艺中的用于曝光对准标记(key)如套刻游标尺的标记打开工艺。
第五，如果含Si的BARC膜的蚀刻过程和碳聚合物膜的沉积过程以 真空状态保持在相同设备内部，可原位连续地进行上述工艺。因此，可稳 定地保持工艺条件并且可缩短周转时间。
第六，如果使用如上所述的旋涂法形成含Si的BARC膜，可改a 埋特征。因此，即使在具有高深宽比的微小图案之间的间隔中，也可容易地形成没有空隙的含Si的BARC膜。
第七，在现有技术中，为了限定以矩阵形式布置的有源区，使用第一 掩模和第二掩模实施曝光工艺，其中第一掩模用于限定位于奇数行和奇数
列中的有源区，第二掩模用于限定位于偶数行和偶数列中的有源区。因此， 由于两个掩模的使用可出现未对准的问题。然而，在本发明中，图案化工 艺分别在水平方向和垂直方向实施一次。即4吏产生未对准，也可精确控制 有源区(目标图案)的宽度和距离。即，可以防止由于未对准导致的图案 损坏。
第八，如果在DRAM中寻求使用DEET (双曝光蚀刻技术)实现接触 阵列，两片掩模必须以棋盘形式(check board form)分隔。如果寻求4吏 用啄光设备限定棋盘形式的接触阵列，必须使用二维对称照明，这导致低 的分辨率。由此，通过DEET可以实现的kl变为0.20或更大。然而，在 本本发明中，由于使用曝光设备限定线形式，因此使用强照明如偶极可以 实现高达0.14的kl。
本发明不局限于所述爿>开的实施方案，而是可以各种方式实施。提供 所述实施方案以完成本发明的公开，并使得本领域技术人员理解本发明的 范围。本发明由权利要求的范围所限定。
1权利要求
1. 一种用于形成半导体器件微图案的方法，所述方法包括在衬底上形成沿第一方向延伸的第一蚀刻掩模图案，所述第一蚀刻掩模图案的第一间距大于目标图案的第二间距；在所述第一蚀刻掩模图案上形成辅助膜，所述辅助膜与所述第一蚀刻掩模图案共形并且限定多个第一沟槽；在所述辅助膜上形成蚀刻掩模膜，所述蚀刻掩模膜填充所述第一沟槽；实施蚀刻工艺以形成具有第一间距的第二蚀刻掩模图案，使得所述蚀刻掩模膜、所述辅助膜和所述第一蚀刻掩模图案被蚀刻并且一起限定沿第二方向延伸的多个第二沟槽，所述第二方向正交于所述第一方向，所述第二蚀刻掩模图案对应于形成在所述第一沟槽内的所述蚀刻掩模膜；和除去通过所述第一和第二蚀刻掩模图案暴露的所述辅助膜。
2. 根据权利要求1所述的方法，其中使用在所述第一蚀刻掩模图案的侧 壁上形成的所述辅助膜的厚度限定在所述第一和第二蚀刻掩模图案之间 的多巨离。
3. 根据权利要求1所述的方法，其中在所述第一蚀刻掩模图案的侧壁上 形成的所述辅助膜的厚度限定有源区的水平距离。
4. 根据权利要求1所述的方法，其中所述第一蚀刻掩模图案的宽度限定 有源区的短边方向上的宽度。
5. 根据权利要求l所述的方法，其中相邻的第一蚀刻掩模图案之间的距 离对应于有源区的垂直距离。
6. 才艮据权利要求1所述的方法，其中已经蚀刻的所述第一蚀刻掩模图案 限定多个隔离的第一蚀刻4^模图案，所述隔离的第一蚀刻^^模图案的长度 对应于有源区的长边方向上的长度。
7. 才艮据权利要求l所述的方法，其中已经蚀刻的所述第一蚀刻^^模图案 限定多个隔离的第一蚀刻4i模图案，所述隔离的第一蚀刻4^模图案的长度 是所述隔离的第一蚀刻掩模图案的宽度的约两倍。
8. 根据权利要求l所述的方法，其中所述实施蚀刻工艺的步骤包括 蚀刻所述蚀刻掩模膜和所述辅助膜以形成所述第二沟槽；和 通过蚀刻暴露在所述辅助膜之间的所述第一蚀刻掩模图案并蚀刻所述蚀刻掩模膜，使得所述蚀刻掩模膜在所述第一沟槽内被隔离，从而形成所 述第二蚀刻掩模图案。
9. 根据权利要求l所述的方法，其中所述第一和第二蚀刻掩模图案包含 基本上相同的材料。
10. 根据权利要求l所述的方法，其中所述第一蚀刻掩模图案包含含Si的 底部抗^Jt涂层(BARC )。
11. 根据权利要求l所述的方法，其中所述第二蚀刻掩模图案包含含Si的 BARC层。
12. 根据权利要求1所述的方法，其中所述辅助膜包括碳聚合物膜。
13. 根据权利要求l所述的方法，其中使用釆用02等离子体的蚀刻工艺除 去所述辅助膜。
14. 一种用于形成半导体器件微图案的方法，所述方法包括 在半导体衬底上形成第一蚀刻掩模图案；在所述第一蚀刻^^模图案上形成辅助膜，所述辅助膜限定沿第一方向 延伸的多个第一沟槽，每一个第一沟槽限定在相邻的第一蚀刻4^模图案之 间；在所述辅助膜上形成蚀刻掩模膜，所述蚀刻掩模膜填充所述第一沟槽；蚀刻所述蚀刻掩模度、所述辅助膜和所述第一蚀刻掩模图案以形成第 二蚀刻^^模图案，所述第二蚀刻掩模图案由在所述蚀刻之后在所述第一沟 槽中保留的所述蚀刻掩模膜限定，通过至少一个沿正交于所述第一方向的 第二方向延伸的第二沟槽，每一个第二蚀刻掩模图案与相邻的第二蚀刻掩模图案分隔；和除去暴露于所述第 一和第二蚀刻掩模图案之间的所述辅助膜。
15. 根据权利要求14所述的方法，其中所述第一蚀刻掩模图案的间距和所 述第二蚀刻掩模图案的间距是目标图案的间距的约两倍。
16. 根据权利要求14所述的方法，其中使用在所述第一蚀刻掩模图案的侧 壁上形成的所述辅助膜的厚度限定所述第一和第二蚀刻掩模图案之间的 距离。
17. 根据权利要求14所述的方法，其中在所述第一蚀刻掩模图案的侧壁上 形成的所述辅助膜的厚度对应于有源区的水平距离。
18. 根据权利要求14所述的方法，其中所述第一蚀刻掩模图案的宽度对应 于有源区的短边方向上的宽度。
19. 根据权利要求14所述的方法，其中所i^目邻第一蚀刻掩模图案之间的 距离对应于有源区的垂直距离。
20. 根据权利要求14所述的方法，其中已经蚀刻的所述第一蚀刻掩模图案 限定多个隔离的第一蚀刻4^模图案，所述隔离的第一蚀刻掩模图案的长度 对应于有源区的长边方向上的长度。
21. 根据权利要求14所述的方法，其中已经蚀刻的所述第一蚀刻掩模图案 限定多个隔离的第一蚀刻4^模图案，所述隔离的第一蚀刻^^模图案的长度 是所述第 一蚀刻掩模图案的宽度的约两倍。
22. 根据权利要求14所述的方法，其中所述蚀刻工艺的实施包括 蚀刻所述蚀刻掩模膜、所述辅助膜和所述第一蚀刻4^模图案以形成所述第二沟槽；和通过蚀刻暴露在所述辅助膜之间的所述第 一蚀刻掩模图案并且蚀刻所 述蚀刻掩皿，使得所述蚀刻掩皿在所述第一沟槽内隔离，从而形成所 述第二蚀刻掩模图案。
23. 根据权利要求14所述的方法，其中所述第一和第二蚀刻掩模图案包含 基4^目同的材料。
24. 根据权利要求14所述的方法，其中所述第一蚀刻掩模图案包含含Si 的底部抗^Jtt涂层(BARC )。
25. 根据权利要求14所述的方法，其中所述第二蚀刻掩模图案包含含Si 的BARC层。
26. 根据权利要求14所述的方法，其中所述辅助膜包括碳聚合物膜。
27. 根据权利要求14所述的方法，其中使用采用02等离子体的蚀刻工艺 除去所述辅助膜。
28. —种用于形成半导体器件微图案的方法，所述方法包括 在半导体衬底上沿列方向形成第 一蚀刻掩模图案；在所述第一蚀刻掩模图案上形成辅助膜，所述辅助膜限定在两个相邻 第一蚀刻掩模图案之间的第一沟槽，所述第一沟槽沿列方向延伸；在所述辅助膜上形成蚀刻4^皿，所述蚀刻^^模膜填充所述第一沟槽； 通过蚀刻所述蚀刻掩模膜、所述辅助膜和所述第一蚀刻^^模图案形成第二蚀刻掩模图案，并且形成沿行方向延伸的第二沟槽，所述第二沟槽分 隔所述两个相邻的第二蚀刻掩模图案；和除去暴露在所述第 一和第二蚀刻掩模图案之间的所述辅助膜。
29. 根据权利要求28所述的方法，其中所述第一蚀刻掩模图案的间距是目 标图案的间距的约两倍。
30. 根据权利要求28所述的方法，其中利用在所述第一蚀刻掩模图案的侧 壁上形成的所述辅助膜的厚度限定所述第一和第二蚀刻掩模图案之间的 距离。
31. 根据权利要求28所述的方法，其中在所述第一蚀刻掩模图案的侧壁上 形成的所述辅助膜的厚度对应于有源区的水平距离。
32. 根据权利要求28所述的方法，其中第一蚀刻掩模图案的宽度对应于有 源区的短边方向上的宽度。
33. 根据权利要求28所述的方法，其中所述第一蚀刻掩模图案之间限定的 距离对应于有源区的垂直距离。
34. 根据权利要求28所述的方法，其中已经蚀刻的所述第一蚀刻掩模图案 限定多个隔离的第一蚀刻4^模图案，所述隔离的第一蚀刻4^模图案的长度 对应于有源区的长边方向上的长度。
35. 根据权利要求28所述的方法，其中已经蚀刻的所迷第一蚀刻掩模图案 限定多个隔离的第一蚀刻掩模图案，所述隔离的第一蚀刻掩模图案的长度 是所述隔离的第一蚀刻掩模图案的宽度的约两倍。
36. 根据权利要求28所述的方法，其中每一个所述第二蚀刻掩模图案设置 在两个相邻第一蚀刻4^模图案的大致中间。
37. 根据权利要求28所述的方法，其中所述第一和第二蚀刻掩模图案包含 基本上相同的材料。
38. 根据权利要求28所述的方法，其中所述第一蚀刻掩模图案包含含Si 的底部抗>^射涂层(BARC )。
39. 根据权利要求28所述的方法，其中所述第二蚀刻掩模图案包含含Si 的BARC层。
40. 根据权利要求28所述的方法，其中所述辅助膜包括碳聚合物膜。
41. 根据权利要求28所述的方法，其中使用采用02等离子体的蚀刻工艺 除去所述辅助膜。
42. —种用于形成半导体器件微图案的方法，所述方法包括在半导体衬底上形成硬掩模膜和第一蚀刻掩模膜；蚀刻所述第一蚀刻掩模度以形成沿列方向延伸的第一蚀刻掩模图案；在所述硬掩模膜和所述第一蚀刻掩模图案上形成辅助膜，所述辅助膜限定沿所述列方向延伸的第一沟槽；在所述辅助膜上形成第二蚀刻掩模膜，所述第二蚀刻掩模膜填充所述 第一沟槽；实施蚀刻工艺以形成第二蚀刻^^模图案，所述第二蚀刻^^模图案基于 保留在所述第一沟槽内和第二沟槽内的所述第二蚀刻^^皿，所述第二沟 槽将所述两个相邻的第二蚀刻掩模图案分隔，所述第二沟槽沿行方向延 伸；除去暴露在所述第一和第二蚀刻4^模图案之间的所述辅助膜；和 通过使用釆用所述第 一和第二蚀刻掩模图案的蚀刻工艺来蚀刻所述硬 掩模膜，从而形成硬掩模图案。
43. 根据权利要求42所述的方法，其中所述第一蚀刻掩模图案的间距是目 标图案的间距的约两倍，所述第一蚀刻掩模图案的间距基本上等于所述第 二蚀刻掩模图案的间距。
44. 根据权利要求42所述的方法，其中利用在所述第一蚀刻掩模图案的侧 壁上形成的所述辅助膜的厚度限定在所述第 一和第二蚀刻掩模图案之间 的距离。
45. 根据权利要求42所述的方法，其中在所述第一蚀刻掩模图案的侧壁上 形成的所述辅助膜的厚度对应于有源区的水平距离。
46. 根据权利要求42所述的方法，其中所述第二蚀刻掩模图案的宽度对应 于有源区的短边方向上的宽度。
47. 根据权利要求42所述的方法，其中蚀刻所述第一蚀刻掩模图案以形成 所述第二沟槽，由此限定多个隔离的第一蚀刻掩模图案，两个相邻的第一 蚀刻^^模图案之间的距离限定有源区的垂直距离。
48. 根据权利要求42所述的方法，其中蚀刻所述第一蚀刻掩模图案以形成 所述第二沟槽，由此限定多个隔离的第一蚀刻掩模图案，所述隔离的第一 蚀刻掩模图案的长度对应于有源区的长边方向上的长度。
49. 根据权利要求42所述的方法，其中蚀刻所述第一蚀刻掩模图案以形成 所述第二沟槽，由此限定多个隔离的第一蚀刻掩模图案，所述隔离的第一 蚀刻掩模图案的长度是所述第 一蚀刻掩模图案的宽度的约两倍。
50. 根据权利要求42所述的方法，其中所述第一蚀刻掩模图案的形成包 括在所述第 一蚀刻掩模膜上形成光刻胶图案；通过4吏用采用所述光刻胶图案的蚀刻工艺来蚀刻所述第 一蚀刻4^模 膜，从而形成所述第一蚀刻掩模图案；和进一步蚀刻所述硬l^模膜，以除去所述光刻胶图案。
51. 根据权利要求42所述的方法，其中所述蚀刻工艺的实施包括蚀刻所述第二蚀刻掩模膜、所述辅助膜和所述第一蚀刻掩模图案以形 成所述第二沟槽；和通过蚀刻暴露在所述辅助膜之间的所述第一蚀刻^^模图案并且蚀刻所 述第二蚀刻掩模膜，使得所述第二蚀刻掩模膜在所述第一沟槽内隔离，从而形成所述第二蚀刻^^模图案。
52. 根据权利要求42所述的方法，其中所述第一和第二蚀刻掩模图案包含 基^目同的材料。
53. 根据权利要求42所述的方法，其中所述第一蚀刻掩模图案包含含Si 的底部抗>^射涂层(BARC )。
54. 根据权利要求42所述的方法，其中所述第二蚀刻掩模图案包含含Si 的BARC层。
55. 根据权利要求42所述的方法，其中所述辅助膜包括碳聚合物膜。
56. 根据权利要求42所述的方法，其中使用采用02等离子体的蚀刻工艺 除去所述辅助膜。
57. 根据权利要求42所述的方法，其中所述硬掩皿包括^。
全文摘要
本发明涉及一种形成半导体器件微图案的方法。在根据本发明的一方面的方法中，在半导体衬底上沿着列方向形成具有第二间距的第一蚀刻掩模图案，该第二间距是目标图案的第一间距的两倍。在包括第一蚀刻掩模图案的表面的半导体衬底上形成辅助膜。在包括辅助膜的半导体衬底上形成蚀刻掩模膜。实施蚀刻工艺以形成具有第二间距的第二蚀刻掩模图案，使得蚀刻掩模膜、辅助膜和第一蚀刻掩模图案在行方向上彼此隔离，并且蚀刻掩模膜保留在第一蚀刻掩模图案之间。除去第一和第二蚀刻掩模图案之间的辅助膜。
文档编号H01L21/00GK101471233SQ20081012523
公开日2009年7月1日 申请日期2008年6月16日 优先权日2007年12月27日
发明者郑宇荣 申请人:海力士半导体有限公司