专利名称：形成半导体器件中微图案的方法
技术领域：
本发明涉及制造半导体器件中微图案的方法。
背景技术：
近来，随着半导体变得高度集成，需要40nm以下的线和间隔(LS)。 然而，典型曝光i殳备不能形成60 nm以下的LS。因此，已经引入双图案 化技术(DPT),以使用典型啄光设备来形成60 nm以下的微细的LS。
图1A至1D说明描述通过DPT工艺形成典型微图案的方法的截面图。 参考图1A，在衬底100上形成蚀刻目标层101。在所得结构上顺序地形成 第一和第二硬4^;漠102、 103。
在第二硬掩模103上形成光刻胶层(未显示)。利用光掩模对第二石更掩 模103实施包括膝光和显影的掩模工艺以形成第一光刻胶图案104。
参考图1B，使用第一光刻胶图案104作为掩模，对第二硬掩模103实 施蚀刻工艺。因此，形成第二硬掩模图案103A。
在第一硬掩模102和第二硬掩模图案103A上形成光刻胶层(未显示)。 参考图1C，实施掩模工艺以在第二硬掩模图案103A之间形成第二光刻胶 图案105。
参考图1D，使用第二硬掩模图案103A和第二光刻胶图案105作为蚀 刻掩模，蚀刻第一硬掩模102。因此，形成第一硬掩模图案102A。
使用硬掩模图案102A作为蚀刻掩模对蚀刻目标层101进行蚀刻。因 此，形成微图案(也称微线)。
如上所述，在典型方法中，微图案线宽的一致性取决于第一和第二掩 模的套刻精度。为确保微图案线宽的一致性，对准第一和第二^^模以具有基于'I平均值I +3(5，的411111以下的线宽。由于典型曝光设备控制所述3er 为7nm以下，因此可能需要开发新的设备。然而，由于技术限制难以实 现这种新i殳备。而且，如图1C所示，当形成第二光刻胶图案105时，对 包括第二硬^^模图案103A的所得结构实施掩才莫工艺。因此，在该工艺期 间，第二硬掩模图案103A可受到损伤，由此改变第二硬掩模图案103A的
发明内容
本发明的实施方案涉及形成半导体器件中微图案的方法。
根据本发明的一个方面，提供半导体器件中微图案的形成方法。该方 法包括提供蚀刻目标层，在蚀刻目标层上形成第一蚀刻停止层，在第一 蚀刻停止层上形成第二蚀刻停止层，在第二蚀刻停止层上形成第一牺牲 层，蚀刻第一牺牲层和第二蚀刻停止层的一部分以形成第一牺牲图案，沿 包括第 一牺牲图案的第 一蚀刻停止层的上表面形成绝缘层，在绝缘层上形 成第二牺牲层以覆盖绝缘层，平坦化第二牺牲层和绝缘层以暴露第一牺牲 图案，除去第一牺牲图案和第二牺牲层，蚀刻第二蚀刻停止层和绝缘层由 此形成第二牺牲图案，使用第二牺牲图案作为蚀刻阻挡层来蚀刻第一蚀刻 停止层，和使用笫一蚀刻停止层作为蚀刻阻挡层来对蚀刻目标层进行蚀 刻。
图1A至1D说明通过DPT工艺形成微图案的典型方法的截面图。
图2A至2J说明根据本发明一个实施方案形成半导体器件中微图案的 方法的截面图。
具体实施例方式
本发明的实施方案涉及半导体器件中微图案的形成方法。
将参考附图描述该实施方案。在附图中，放大层和区域的示例性厚度 以便于解释。当第一层称为在第二层"上"或在衬底"上"时，其可表示第一 层直接形成在第二层上或衬底上，或也可表示第三层可存在于第一层和第 二层或衬底之间。此外，在不同的附图中，本发明的不同实施方案中相同
或类似的附图标记表示相同或类似的元件。
图2A至2J说明根据本发明一个实施方案形成半导体器件中微图案的 方法的截面图。在该实施方案中，在栅电极上形成的硬掩模用作蚀刻目标 层，以在半导体器件中形成微图案。
参考图2A，在衬底200上形成用作蚀刻目标层的硬掩模201。硬掩模 201可包括选自以下中的一种氧化物层、氮化物层、氧氮化物层、含碳 层(例如，非晶碳层)、多晶硅层及其堆叠结构。例如，氧化物层可以是 二氧化硅(Si02)层，氮化物层可以是氮化硅(Si3N4)层，氧氮化物层可 以是氧氮化硅(SiON)层。
在硬4掩模201上形成第一蚀刻停止层202。笫一蚀刻停止层202可包 含相对于硬掩模201具有蚀刻选择性比的材料。例如，第一蚀刻停止层202 可包含选自以下的一种氧化物层(例如，Si02层)、氮化物层(例如， SisN4层)、氧氮化物层(例如，SiON层)和多晶珪层(例如，掺杂或未掺 杂的多晶硅层)。
在第一蚀刻停止层202上形成第二蚀刻停止层203。第二蚀刻停止层 203可包含相对于第一蚀刻停止层202具有高蚀刻选择性的材料。具体地， 第二蚀刻停止层203可包含用于间隔物(参考图2D)的后续绝缘层209 的材料。例如，第二蚀刻停止层203可包含选自以下的一种氧化物层(例 如，Si02层)、氮化物层(例如，SisN4层)、氧氮化物层(例如，SiON层) 和多晶硅层(例如，掺杂或未掺杂的多晶硅层)。形成第二蚀刻停止层203 以减少由浸没光刻股图案(immersion photoresist pattern )的变形和蚀刻 选择性比的减小所导致的图案缺陷。
在第二蚀刻停止层203上形成第一牺牲层204。第一牺牲层204可包 含相对于第二蚀刻停止层203具有高蚀刻选择性的材料。第一牺牲层204 可包括通过湿蚀刻工艺可容易地除去的氧化物层(例如Si02层)或旋涂层。 而且，第一牺牲层204可包括通过干蚀刻工艺可容易地除去的多晶硅层或 非晶碳层。氧化物层可包括正硅酸四乙酯(TEOS)层或高深宽比工艺 (HARP)层。旋涂层可包括旋涂电介质(spin on dielectric, SOD)层或 旋涂玻璃(SOG)层。
在第一牺牲层204上可形成抗反射层207。在此，抗反射层207可包 括通过化学气相沉积(CVD)工艺形成的底部抗反射涂层(BARC)的单
个层或包括介电抗反射涂层(DARC ) 205和B+RC层206的堆叠结构。 例如，DARC层205可包含折射率为1.95和消光系数为0.53的材料。BARC 层206可包^^有机材料。
在抗反射层207上形成光刻胶图案208。在此，实施形成光刻胶图案 208的曝光工艺以具有约1:3 (L:S)的LS比率。该图案和比率然后转移 至最终的蚀刻停止层。即，在最终的蚀刻停止层中，线对间隔的比率是约 1:3。实施膝光工艺，同时具有约1:2.5至约1:3.5的线对间隔的比率。
参考图2B，使用光刻胶图案208蚀刻抗反射层207、第一牺牲层204 和第二蚀刻停止层203，以分别产生抗^^射图案207A、第一牺牲图案204A 和第二蚀刻停止图案203A。因此，暴露出第一蚀刻停止层202。可使用干 蚀刻工艺或湿蚀刻工艺。
参考图2C，除去光刻胶图案208(参考图2B)和抗反射图案207A(参 考图2B)。除去工艺可以是使用氧(02)等离子体的灰化(ashing)工艺。 因此，暴露出第一牺牲图案204A。
参考图2D，在包括第一牺牲图案204A的第一蚀刻停止层202上形成 绝缘层209。绝缘层209形成为具有沿着包括第一牺牲图案204A的所得结 构的顶部、底部和侧壁的均一厚度。绝缘层209包含具有精细特征(fine characteristic)即超过约0.9的阶梯覆盖率的材料。在此，阶梯覆盖率表 示沉积的材料的均匀程度(就厚度而言)。即，阶梯覆盖率表示第一厚度 Tl (例如，在第一蚀刻停止层202上沉积的厚度)与第二厚度T2 (例如， 在第一牺牲图案204A的侧壁上沉积的厚度)的比率。因此，阶梯覆盖率 超过约0.9表示第二厚度T2对第一厚度T1的比率是约0.9:1。同样，为获 得超过约0.9的阶梯覆盖率，绝缘层209可以通过原子层沉积(ALD )工 艺形成。而且，绝缘层209可包含在第一蚀刻停止层202中使用的材料或 与第一蚀刻停止层202具有基本上相同、类似蚀刻速率的材料。优选地， 绝缘层209对第一蚀刻停止层202的蚀刻比率是约1:1。
参考图2E,形成第二牺牲层210以覆盖绝缘层209。此时，第二牺牲 层210可包含在第一牺牲图案204A中使用的材料或与第一牺牲图案204A 具有基本上相同的蚀刻速率的材料。优选地，绝缘层209对第一牺牲图案 204A的蚀刻比率是约1:1。形成第二牺牲层210以填隙在第一牺牲图案 204A之间。
参考图2F，平坦化第二牺牲层210和绝缘层209，暴露第一牺牲图案 204A的上部，并且分别产生第二牺牲图案210A和绝缘图案209A。可通 过使用等离子体蚀刻i更备(例如回蚀工艺)或化学机械抛光(CMP)工艺 实施平坦化工艺。
参考图2G，使用第二蚀刻停止图案203A和绝缘图案209A作为蚀刻 阻挡层，选择性地除去笫一和第二牺牲图案204A、 210A(参考图2F)。 例如，当第一和第二牺牲图案204A和210A包括氧化物层时，使用稀释的 氟化氢(DHF)或緩冲氧化物蚀刻剂(BOE)溶液实施蚀刻工艺。当第一 和第二牺牲图案204A和210A包括非晶碳层时，使用氮(N2)和02实施 干蚀刻工艺。当第一和第二牺牲图案204A和210A包括多晶硅层时，使用 选自氯(Cl2)气体、溴化氢(HBr)气体及其气体混合物中之一来实施干 蚀刻工艺。
参考图2H，使用第一蚀刻停止层202作为蚀刻阻挡层，蚀刻绝缘图案 209A和第二蚀刻停止图案203A,以形成第二牺牲图案209B。蚀刻工艺可 以是干蚀刻工艺例如回蚀工艺。在高蚀刻选择性比率的务fr下实施蚀刻工 艺，以最小化第一蚀刻停止层202的损伤。
参考图21，使用第三牺牲图案209C作为蚀刻阻挡，蚀刻第一蚀刻停 止图案202A。蚀刻工艺可以是干蚀刻停止工艺。
参考图2J,使用第三牺牲图案209C(参考图21)和蚀刻停止图案202A, 尤其是第一蚀刻停止图案202A作为蚀刻阻挡层，蚀刻》更掩才莫图案201A。 因此，形成具有微图案的硬掩模图案。
与典型方法相反，在本发明中通过仅仅一个掩模工艺形成微图案。而 且，可改善在典型DPT工艺的两个掩才莫工艺期间由^Mt准所导致的线宽的 关^寸不均匀性。
虽然本发明已经对于具体的实施方案进行了描述，但是本发明的上述 实施方案是说明性的而非限定性的。在本发明中，硬掩模用作蚀刻目标层。 然而，蚀刻目标层可以是用于半导体器件的任意其它材料(例如，导电层)。 对本领域技术人员而言，显然可做出各种变化和改变而不脱离由所附权利
要求限定的本发明的精神和范围。
权利要求
1. 一种形成半导体器件中微图案的方法，所述方法包括提供蚀刻目标层；在所述蚀刻目标层上形成第一蚀刻停止层；在所述第一蚀刻停止层上形成第二蚀刻停止层；在所述第二蚀刻停止层上形成第一牺牲层；蚀刻所述第一牺牲层和所述第二蚀刻停止层的一部分以形成第一牺牲图案；沿包括所述第一牺牲图案的所述第一蚀刻停止层的上表面形成绝缘层；在所述绝缘层上形成第二牺牲层以覆盖所述绝缘层；平坦化所述第二牺牲层和所述绝缘层以暴露所述第一牺牲图案；除去所述第一牺牲图案和所述第二牺牲层；蚀刻所述第二蚀刻停止层和所述绝缘层以形成第二牺牲图案；使用所述第二牺牲图案作为蚀刻阻挡层，蚀刻所述第一蚀刻停止层；和使用所述第一蚀刻停止层作为蚀刻阻挡层蚀刻所述蚀刻目标层。
2. 根据权利要求l所述的方法，其中所述第一和第二牺牲层包含相同的 材料。
3. 根据权利要求l所述的方法，其中所述第一和第二牺牲层包含具有基 本上相同的蚀刻速率的材料。
4. 根据权利要求l所述的方法，其中所述第一和第二牺牲层包含对所述 第 一和第二蚀刻停止层具有高蚀刻选择性的材料。
5. 根据权利要求l所述的方法，其中所述第一和第二牺牲层包含对所述 绝缘层具有高蚀刻选择性的材料。
6. 根据权利要求1所述的方法，其中所述第一和第二牺牲层包括选自以 下中的一种氧化物层、旋涂层、多晶硅层和非晶碳层。
7. 根据权利要求l所述的方法，其中所述绝缘层包含用于形成所述第二 蚀刻停止层的材料。
8. 根据权利要求l所述的方法，其中所述绝缘层包含具有与所述笫二蚀 刻停止层基本上相同的蚀刻速率的材料。
9. 根据权利要求l所述的方法，还包括在形成所述第一牺牲层之后，在 所述第 一牺牲层上形成抗反射层。
10. 根据权利要求9所述的方法，其中所述抗反射层包括底部抗反射涂层 (BARC )。
11. 根据权利要求9所述的方法，其中所述抗反射层包括介电抗反射涂层 (DARC)和BARC层的堆叠结构。
12. 根据权利要求1所述的方法，其中通过干或湿蚀刻工艺来实施所述第 一牺牲图案和所述第二牺牲层的除去。
13. 根据权利要求1所述的方法，其中通过回蚀工艺或化学机械抛光 (CMP)工艺来实施所述第二牺牲层和所述绝缘层的平坦化。
全文摘要
一种形成半导体器件中微图案的方法，包括在蚀刻目标层上形成第一蚀刻停止层，在第一蚀刻停止层上形成第二蚀刻停止层，在第二蚀刻停止层上形成第一牺牲层，蚀刻第一牺牲层和第二蚀刻停止层的一部分以形成第一牺牲图案，沿第一蚀刻停止层的上表面形成绝缘层，在绝缘层上形成第二牺牲层以覆盖绝缘层，平坦化第二牺牲层和绝缘层以暴露第一牺牲图案，除去第一牺牲图案和第二牺牲层，蚀刻第二蚀刻停止层和绝缘层由此形成第二牺牲图案，蚀刻第一蚀刻停止层，和蚀刻所述蚀刻目标层。
文档编号H01L21/033GK101388325SQ20081012689
公开日2009年3月18日 申请日期2008年7月10日 优先权日2007年9月12日
发明者李基领, 金原圭 申请人:海力士半导体有限公司