专利名称：制造半导体器件的方法
技术领域：
本发明整体上涉及制造半导体器件的方法，更具体地说，涉及 如下方法，即在掩模工序以后在光阻图案的侧部及顶部上形成间隔 物，使得所述间隔物可用作蚀刻掩模，从而简化间隔物图案化技术 (SPT)工序。
背景技术：
由于半导体器件的高度集成，用于形成电路的图案的尺寸及节
距减小。根据瑞利(Rayleigh)等式，半导体器件中的精细图案的尺 寸与曝光工序中所用光的波长成正比，且与曝光器的镜头尺寸成反 比。因此，用来降低曝光工序中所用光的波长或增大镜头尺寸的方法 已经被用来形成精细图案。
借助于调整透过掩模的光量的掩模的精细设计、新光阻材料的 发展、使用高数值孔径镜头的扫描仪的发展以及变形掩模的发展，各 种光工序已经克服了半导体器件制造中的技术限制。
然而，使用目前可用的光源，例如，KrF及ArF，由于曝光及分 辨能力的限制，难以形成所需的图案宽度及节距。例如，已发展出制 造大约60nm的图案的曝光技术，但要制造小于60nm的图案会存在 问题。
已经进行各项研究来形成具有精细图案的尺寸及节距的光阻图案。
研究结果之一就是执行双重光工序来形成图案的双重图案化技 术(DPT)。
在DPT的一个实例中，双重曝光蚀刻技术(DE2T)包括曝光 及蚀刻具有双周期(double cycle)的第一图案；以及曝光及蚀刻第 一图案之间的具有双周期的第二图案。在DPT的另一实例中，间隔物图案化技术(SPT)包括使用间隔物来形成图案。
DE2T及SPT都可以以负型以及正型方式来执行。
在负型DE2T中，在第二掩模工序中移除由第一掩模工序获得 的图案，从而形成所需的图案。在正型DE2T中，由第一掩模工序及 第二掩模工序获得的图案组合起来形成所需的图案。
SPT是一种包括执行一次掩模工序来图案化单元区域的自对准 方法，从而防止不对准。
然而，为了在核心及周边电路区域中形成垫片(pad)图案，就 需要另外的掩模工序来分割框边缘(mat edge)区域的图案部分。另 夕卜，在间隔物蚀刻工序中控制间隔物形成区域的沉积均一性以及调节 临界尺寸(CD)是困难的。
虽然在包括线/距的多层结构中，SPT被逐一应用于NAND闪存 工序，但在DRAM的砖墙图案及复杂图案层的情况下，无法借助于 SPT来形成图案。在此情况下，就需要采用DE2T。
发明内容
本发明的各个实施例旨在提供制造半导体器件的方法，该方法 包括执行简单的SPT工序，从而縮短周转时间(TAT)并降低成本。
根据本发明的一个实施例， 一种制造半导体器件的方法包括 在蚀刻目标层上形成底部抗反射涂层膜；将形成于所述底部抗反射涂 层膜上的光阻层图案化；在已图案化的光阻层以及所述底部抗反射涂 层膜上形成绝缘层；对所述绝缘层进行回蚀，从而在所述已图案化的 光阻层的侧壁上形成间隔物；以及蚀刻所述底部抗反射涂层膜及从所 述间隔物露出的所述蚀刻目标层，从而形成精细图案。
优选的是，在大约75至220'C范围内的温度条件下沉积所述绝缘层。
优选的是，所述绝缘层是氧化物层、氮化物层、或其组合。 优选的是，所述已图案化的光阻层的节距大约是所述精细图案 的节距的两倍。
优选的是，在包括CF4的氛围下回蚀所述绝缘层。优选的是，所述间隔物的临界尺寸与所述已图案化的光阻层的 临界尺寸基本上相同。
优选的是，沉积所述绝缘层的步骤还包括在所述底部抗反射 涂层膜以及所述光阻图案上形成第一催化剂单层；在所述第一催化剂 单层上形成第一有机硅酸盐；在所述第一有机硅酸盐上形成第二催化 剂单层；在所述第二催化剂单层上形成第二有机硅酸盐；以及在所述 第二有机硅酸盐上形成第三催化剂单层。
根据本发明的一个实施例， 一种制造半导体器件的方法包括 在蚀刻目标层上形成底部抗反射涂层膜；在所述底部抗反射涂层膜上 形成光阻图案；在所述光阻图案以及所述底部抗反射涂层膜上沉积绝 缘层；蚀刻所述绝缘层，从而在所述光阻图案的侧壁上形成间隔物， 所述间隔物使所述光阻图案露出；以及使用所述间隔物作为蚀刻掩模 来蚀刻所述光阻图案、所述底部抗反射涂层膜及所述蚀刻目标层，从 而形成精细图案。
优选的是，所述间隔物是氧化物层、氮化物层、或其组合。
优选的是，所述光阻图案的节距大约是所述精细图案的节距的 两倍。
优选的是，所述间隔物的临界尺寸与所述光阻图案的临界尺寸 基本上相同。
优选的是，移除已蚀刻的绝缘层以及已蚀刻的底部抗反射涂层膜。
优选的是，在大约75至22(TC范围内的温度条件下沉积所述绝缘层。
优选的是，在包括CF4的氛围下回蚀所述绝缘层。
优选的是，沉积所述绝缘层的步骤还包括在所述底部抗反射
涂层膜以及所述光阻图案上形成第一催化剂单层；在所述第一催化剂 单层上形成第一有机硅酸盐；在所述第一有机硅酸盐上形成第二催化 剂单层；在所述第二催化剂单层上形成第二有机硅酸盐；以及在所述 第二有机硅酸盐上形成第三催化剂单层。
图la至图lf是示出根据本发明实施例的聚合物沉积层(PDL) 工序的剖视图。
图2a至图2f示出正型SPT工序的剖视图，该正型SPT工序包 括根据本发明实施例的PDL工序。
具体实施例方式
在SPT工序中，为了形成线图案，必须精确地调整图案的尺寸 与形成于图案一侧的间隔物沉积材料的厚度。也就是说，间隔物沉积 材料必须拥有良好的阶梯覆盖率，而且必须在湿式剥离分隔区时使对 下层材料的损坏最小化。在形成间隔物以前，借助于掩模工序来形成 分隔区中所包括的线图案以及垫片图案。根据间隔物的宽度来决定线 图案及垫片图案的尺寸。结果，需要精细且精确的重叠度控制来减少 由SPT方法所制造的器件的缺陷。
一般而言，在掩模工序中，由旋涂工序所形成的底部抗反射涂 层(BARC)膜及光阻膜，在涂覆工序之后需要在200 300。C及90 15(TC的温度条件下执行烘烤工序。烘烤工序能消除80%水分被旋涂 工序所移除之后的残留水分并进行退火。
由于当聚合物被加热至30(TC或更高的温度时，聚合物会燃烧， 所以能借助于使用烤炉的一般沉积工序来形成要作为间隔物的材料 层。该材料层在BARC以及光阻膜上形成。
然而，与化学气相沉积(CVD)及物理气相沉积(PVD)工序 相比较，在原子层沉积(ALD)工序中能够执行低温沉积，ALD工 序适用于需要良好阶梯覆盖率的工序。
本发明提供在执行掩模工序以后使用聚合物沉积层(PDL)来 形成间隔物的方法，该聚合物沉积层是能够在75 22(TC的温度条件 下沉积在光阻图案的侧部及顶部上的低温氧化物或氮化物。
作为使用催化剂的CVD工序执行的PDL工序是交替使用催化 剂与有机硅前体的沉积方法。
因为PDL工序能够在低温条件下(75 220°C )执行，且与ALD
8工序类似对于大的高宽比(例如25: 1)具有良好的阶梯覆盖率，所
以PDL工序能减少SPT工序的步骤。
图la至图lf示出本发明实施例的聚合物沉积层(PDL)工序的 剖视图。
参照图la，子图案(sub pattern)包括光阻图案10。
参照图lb，在光阻图案IO上涂覆薄的催化剂材料，以形成第一 催化齐廿单层(catalytic mono layer) 12。
参照图.lc， 作为.有机硅前体(organo-silicon precursor)的第一 有机硅酸盐14与第一催化剂单层12起反应，从而生长出交联层。第 一有机硅酸盐14的生长受限于第一催化剂单层12的前体分子的供 应。第一有机硅酸盐14的生长速度比ALD工序的速度快。
参照图ld和图le，在第一有机硅酸盐14上涂覆第二催化剂单 层16,在第二催化剂单层16上生长出第二有机硅酸盐18。
参照图lf，在第二有机硅酸盐18上形成第三催化剂单层20。
在PDL工序中，涂覆催化剂单层12、 16及沉积有机硅酸盐14、 18的步骤会不断重复直到所述各层达到所需的厚度，从而获得具有 良好阶梯覆盖率的层。 ，
图2a至图2f是示出正型SPT工序的剖视图，该正型SPT工序 包括根据本发明实施例的PDL工序。图2a至图2f示出当形成闪存 的控制栅极叠层时的状态。
参照图2a,当在半导体基板上形成限定有源区的器件隔离膜以 后，在包括ONO介电膜、栅极多晶硅及硅化钨(WSi)的下层结构 上形成用于构成子叠层(sub stack)的帽盖氮氧化硅(SiON)膜22。
在SiON膜22上沉积用于硬掩模的正硅酸四乙酯(TEOS) 24 以及多晶硅26，并且在多晶硅26上形成BARC28。
在BARC 28上涂覆光阻膜。利用掩模对光阻膜执行曝光及显影 工序以形成光阻图案30，在该掩模中，图案的节距为所需节距的两 倍。例如，在不计蚀刻偏移(etch bias)的情况下，当线形成为具有 40nm的临界尺寸时，间距形成为具有120nm的临界尺寸。即，线距 比例为1: 3。
9参照图2b，执行PDL工序(如参照图la至图lf所述)，从而 在包括光阻图案30在内的BARC 28上形成间隔物材料层32。 PDL 工序在75至22(TC范围内的低温条件下执行，使得BARC 28的轮廓 不会劣化。
参照图2c，在间隔物材料层32上执行干式回蚀工序，从而使光 阻图案30露出并形成间隔物32a。间隔物32a形成为具有与光阻图 案30的临界尺寸相同的厚度。由于使用CF4作为蚀刻气体，所以会 移除光阻图案30的一部分。
参照图2d，在02氛围中移除光阻图案30。使用间隔物32a作 为蚀刻掩模来蚀刻BARC 28，以形成BARC图案28a。
参照图2e，使用间隔物32a及BARC图案28a作为蚀刻掩模来 蚀刻硬掩模多晶硅26，以形成硬掩模多晶硅图案26a。
参照图2f，移除间隔物32a以及BARC图案28a。使用硬掩模 多晶硅图案28a作为蚀刻掩模来蚀刻硬掩模TEOS 24，以形成硬掩模 TEOS图案24a。
使用硬掩模多晶硅图案26a及TEOS图案24a作为蚀刻掩模来 蚀刻SiON膜22，以形成精细图案，该精细图案具有无法通过传统曝 光器形成的微小节距。
如上所述，根据本发明的实施例，在执行掩模工序以后，在低 温(75 220。C)条件下通过PDL工序在光阻图案上形成间隔物材料。 结果，能够简单地执行SPT工序，以縮短TAT并降低制造成本。具 体地说，在现有技术中，无法在传统光阻图案上形成间隔物材料，因 此需要另外形成用作图案的多晶硅膜及用于图案化多晶硅膜的非晶 碳膜。然而，在本发明的实施例中，直接在光阻图案上形成间隔物材 料，从而简化工序步骤。
本发明的上述实施例是示例性的而非限制性的。各种替代及等 同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光、 图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举 例来说，本发明可以用于动态随机存取存储(DRAM)器件或非易失 性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的，并且落入所附权利要求书的范围内。
本申请要求2007年12月20日提交的韩国专利申请No. 10-2007-0134550的优先权，该韩国专利申请的全部内容以引用的方 式并入本文。
权利要求
1. 一种制造半导体器件的方法，所述方法包括在蚀刻目标层上形成底部抗反射涂层膜；将形成于所述底部抗反射涂层膜上的光阻层图案化；在已图案化的光阻层以及所述底部抗反射涂层膜上沉积绝缘层；对所述绝缘层进行回蚀，从而在所述已图案化的光阻层的侧壁上形成间隔物；以及蚀刻所述底部抗反射涂层膜及从所述间隔物露出的所述蚀刻目标层，从而形成精细图案。
2. 根据权利要求1所述的方法，其中，沉积所述绝缘层的步骤是在大约75至22(TC范围内的温度条件 下执行的。
3. 根据权利要求2所述的方法，其中，所述绝缘层选自于由氧化物层、氮化物层、及其组合所构成的 群组中之一。
4. 根据权利要求1所述的方法，其中，所述已图案化的光阻层的节距是所述精细图案的节距的两倍。
5. 根据权利要求1所述的方法，其中，对所述绝缘层进行回蚀的步骤是在包括CF4的氛围下执行的。
6. 根据权利要求1所述的方法，其中，所述间隔物的临界尺寸与所述己图案化的光阻层的临界尺寸基 本上相同。
7. 根据权利要求l所述的方法，其中，沉积所述绝缘层的步骤还包括在所述底部抗反射涂层膜以及所述己图案化的光阻层上形成第一催化剂单层；在所述第一催化剂单层上形成第一有机硅酸盐；在所述第一有机硅酸盐上形成第二催化剂单层；在所述第二催化剂单层上形成第二有机硅酸盐；以及在所述第二有机硅酸盐上形成第三催化剂单层。
8. —种制造半导体器件的方法，所述方法包括在蚀刻目标层上形成底部抗反射涂层膜；在所述底部抗反射涂层膜上形成光阻图案；在所述光阻图案以及所述底部抗反射涂层膜上沉积绝缘层；蚀刻所述绝缘层，从而在所述光阻图案的侧壁上形成间隔物，所述间隔物使所述光阻图案露出；以及使用所述间隔物作为蚀刻掩模来蚀刻所述光阻图案、所述底部抗反射涂层膜及所述蚀刻目标层，从而形成精细图案。
9. 根据权利要求8所述的方法，其中，所述间隔物是选自于由氧化物层、氮化物层、及其组合所构成的群组中之一。
10. 根据权利要求8所述的方法，其中，所述光阻图案的节距是所述精细图案的节距的两倍。
11. 根据权利要求8所述的方法，其中，所述间隔物的临界尺寸与所述光阻图案的临界尺寸基本上相同。
12. 根据权利要求8所述的方法，还包括移除己蚀刻的绝缘层以及已蚀刻的底部抗反射涂层膜。
13. 根据权利要求8所述的方法，其中，沉积所述绝缘层的步骤是在大约75至22(TC范围内的温度条件下执行的。
14. 根据权利要求8所述的方法，其中，蚀刻所述绝缘层的步骤是在包括CF4的氛围下执行的。
15. 根据权利要求8所述的方法，其中，沉积所述绝缘层的步骤还包括.-在所述底部抗反射涂层膜以及所述光阻图案上形成第一催化剂单层；在所述第一催化剂单层上形成第一有机硅酸盐；在所述第一有机硅酸盐上形成第二催化剂单层；在所述第二催化剂单层上形成第二有机硅酸盐；以及在所述第二有机硅酸盐上形成第三催化剂单层。
全文摘要
本发明公开一种制造半导体器件的方法。在执行掩模工序以后，在光阻图案的侧部与顶部上形成间隔物，使得所述间隔物可用作蚀刻掩模。在执行所述掩模工序以后使用聚合物沉积层来形成所述间隔物，所述聚合物沉积层是可以在75～220℃的温度条件下沉积在所述光阻图案的侧部及顶部上的低温氧化物或氮化物。所述方法包括在蚀刻目标层上形成底部抗反射涂层膜；将形成于所述底部抗反射涂层膜上的光阻层图案化；在已图案化的光阻层以及所述底部抗反射涂层膜上形成绝缘层；对所述绝缘层进行回蚀，从而在所述已图案化的光阻层的侧壁上形成间隔物；以及蚀刻所述底部抗反射涂层膜及从所述间隔物露出的所述蚀刻目标层，从而形成精细图案。
文档编号H01L21/00GK101465278SQ20081013077
公开日2009年6月24日 申请日期2008年7月17日 优先权日2007年12月20日
发明者李基领 申请人:海力士半导体有限公司