专利名称：多芯片封装结构及其制造方法
技术领域：
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种多芯片封装 结构(multi-chips package)及其制造方法。
背景技术：
在半导体产业中，集成电路(integrated circuits, IC)的生产主要可分为三个阶 段集成电路的设计、集成电路的制作及集成电路的封装。 在集成电路的制作中，芯片(chip)是经由晶圆(wafer)制作、形成集成电路以及 切割晶圆(wafer sawing)等步骤而完成。晶圆具有一有源面(activesurface)，其泛指晶 圆的具有有源元件(active element)的表面。当晶圆内部的集成电路完成之后，晶圆的有 源面更配置有多个接垫(bonding pad)，以使最终由晶圆切割所形成的芯片可经由这些接 垫而向外电性连接于一承载器(carrier)。承载器例如为一导线架(leadframe)或一封装 基板(packagesubstrate)。芯片可以打线接合技术(wire-bonding technology)或覆晶接 合技术(flip-chip bonding technology)连接至承载器上，使得芯片的这些接垫可电性连 接于承载器的多个接垫，以构成一芯片封装结构。 然而，在现今电子产业对于电性效能最大化，低制造成本与集成电路的高积集度
(integration)等的要求下，上述传统上具有单芯片的芯片封装结构已无法完全满足现今
电子产业的要求。因此，现今电子产业以发展两种不同的解决方式来企图满足上述要求。其
一，将所有核心功能整合于单一芯片中，换言之，将数字逻辑、存储器与模拟等功能完全整
合于单一芯片中，此即为系统性芯片(system on chip, S0C)的概念。如此，将使得此系统
性芯片比传统上的单一芯片具有更多更复杂的功能。其二，利用打线接合技术或覆晶接合
技术将多个芯片封装在一承载器上，以构成一具有完整功能的多芯片封装结构。 就多芯片封装结构而言，以动态随机存取存储器(dynamic random
accessmemory，DRAM)以及中央处理器(CPU)为例，利用多芯片模组封装(MCM)的封装结构
可将多个动态随机存取存储器以及中央处理器封装在同一个基板上，如此不仅提高封装密
度、减少封装体体积，也降低了信号延迟的现象，以达到高速处理的目的，因此广泛被应用
在通讯及携带式电子产品中。 —般来说，在多芯片封装结构中，若采用中央焊垫的设计方式，则承载器必须具有
能够让焊线通过的开口 ，以使芯片透过焊线电性连接于承载器，因而使承载器上可配置焊
球的面积减少。此外，在多芯片封装结构中，芯片上的焊垫与承载器的距离愈远，电性连接 于焊垫与承载器之间的焊线就必须愈长，因而增加线弧倒塌(wire swe印)的风险，且增加
多芯片封装结构的整体厚度。
发明内容
本发明提供一种多芯片封装结构，其具有较小的整体厚度及较多的植球(ball placement)面禾只。
4
本发明提供一种多芯片封装结构的制造方法，其可制造出整体厚度较小且焊线倒 塌机率较低的多芯片封装结构。 本发明另提供一种多芯片封装结构的制造方法，其具有足够的植球面积。
本发明提出一种多芯片封装结构，其包括一承载器、一第一芯片、一中继线路基板 (relay circuit substrate)、多条第一焊线、多条第二焊线、一第二芯片、多条第三焊线及 一粘着层。第一芯片配置于承载器上。中继线路基板配置于第一芯片上。第一焊线电性连 接第一芯片与中继线路基板之间。第二焊线电性连接于中继线路基板与承载器之间。第二 芯片配置于承载器上，并与第一芯片相堆叠。第三焊线电性连接于第二芯片与承载器之间， 其中第一焊线、第二焊线及第三焊线位于承载器的同一侧。粘着层粘着于第一芯片与第二 芯片之间。 在本发明的一实施例中，上述的承载器包括一电路板或一导线架。 在本发明的一实施例中，上述的第一芯片具有一第一有源表面、多个位于第一有
源表面上的第一焊垫以及一第一背面，中继线路基板配置于第一芯片的第一有源表面，并
将第一焊垫暴露。 在本发明的一实施例中，上述的中继线路基板具有一开口 (aperture)，以将第一 焊垫暴露，且第一焊线连接于第一焊垫与中继线路基板之间，并穿过开口 。
在本发明的一实施例中，上述的中继线路基板具有一凹口 (notch)，以将第一焊垫 暴露，且第一焊线连接于第一焊垫与中继线路基板之间，并穿过凹口 。 在本发明的一实施例中，上述的第一芯片配置于承载器与第二芯片之间，而粘着 层覆盖第一芯片、中继线路基板、第一焊线以及与中继线路基板连接的各第二焊线的一端。
在本发明的一实施例中，上述的第二芯片配置于承载器与第一芯片之间，而粘着 层覆盖第二芯片以及与第二芯片连接的各第三焊线的一端。 在本发明的一实施例中，上述的第二芯片具有一第二有源表面、多个位于第二有 源表面上的第二焊垫以及一第二背面，且粘着层粘着于第二背面与第一有源表面之间。
在本发明的一实施例中，上述的粘着层包括一 B阶粘着层。 在本发明的一实施例中，上述的多芯片封装结构更包括一封装胶体，配置于承载 器上，其中封装胶体包覆第一芯片、第二芯片、第二焊线以及第三焊线。 本发明提出一种多芯片封装结构的制造方法。首先，提供一承载器。将一第一芯 片配置于承载器上，并将一中继线路基板配置于第一芯片上。接着，形成多条第一焊线，以 使第一芯片与中继线路基板电性连接。形成多条第二焊线，以使中继线路基板与承载器电 性连接。之后，透过一粘着层将一第二芯片粘着于第一芯片上，其中粘着层覆盖第一芯片、 中继线路基板、第一焊线以及与中继线路基板连接的各第二焊线的一端。形成多条第三焊 线，以使第二芯片与承载器之间电性连接。 在本发明的一实施例中，上述的粘着层的形成方法包括于一第一芯片的一第一有 源表面上形成一粘着层。 在本发明的一实施例中，上述的粘着层的形成方法包括于一第二芯片的一第二背 面上形成一粘着层，其中第一焊线与第二焊线能够穿过(pierce)粘着层。
在本发明的一实施例中，上述的粘着层包括一 B阶粘着层，而B阶粘着层的形成方 法包括于一第二芯片的一第二背面上形成一二阶粘着层(two stageadhesive)，以及使二阶粘着层B阶化(B-stagized)，以形成B阶粘着层。 在本发明的一实施例中，上述的多芯片封装结构的制造方法，更包括以一固化制 程熟化B阶粘着层。 本发明更提出一种多芯片封装结构的制造方法。首先，提供一承载器，并将一第二 芯片配置于承载器上。接着，形成多条第三焊线，以使第二芯片与承载器之间电性连接。透 过一粘着层将一第一芯片粘着于第二芯片上，并将一中继线路基板配置于第一芯片上。之 后，形成多条第一焊线，以使第一芯片与中继线路基板电性连接。形成多条第二焊线，以使 中继线路基板与承载器电性连接。 在本发明的一实施例中，上述的粘着层的形成方法包括于一第二芯片的一第二有 源表面上形成一粘着层。 在本发明的一实施例中，上述的粘着层的形成方法包括于一第一芯片的一第一背 面上形成一粘着层。 在本发明的一实施例中，上述的粘着层包括一 B阶粘着层。 在本发明的多芯片封装结构中，中继线路基板可以有效地降低焊线的高度及长 度，因此中继线路基板有助于多芯片封装结构的整体厚度的縮减，并可避免因焊线过长而 导致焊线倒塌。
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具 体实施方式作详细说明，其中 图1A至图II为本发明一实施例的多芯片封装结构的制造方法的剖面示意图。
图2A及图2B为图IB的俯视图。 图3A至图3F为本发明另一实施例的多芯片封装结构的制造方法的剖面示意图。 图4A及图4B为图3D的俯视图。 主要元件符号说明 100、 100':多芯片封装结构 IIO:承载器 110a :芯片座 110b :引脚112第三焊垫120鬼一心片122第一有源表面124第一焊垫126第一背面130中继线路基板132开口132，:凹口134第四焊垫140第一焊线
6
150第二焊线160鬼一心片162第二有源表面164第二焊垫166第二背面170第三焊线180粘着层190封装胶体 B :焊5求 H1、H2、H3、H4、H5、H6 :高度
具体实施例方式
图1A至图II为本发明一实施例的芯片封装结构的制造方法的剖面示意图，而图 2A及图2B为图IB的俯视图。首先，请参考图1A，提供一承载器110，并将一具有一第一有 源表面122、多个位于第一有源表面122上的第一焊垫124及一第一背面126的第一芯片 120配置于承载器110上。在本实施例中，承载器110为一电路板，其中电路板可为FR4、 FR5、BT、PI电路基板，而导线架的材质例如是铜或其他适当的导电材料。从图1A可知，当 承载器110为一电路板时，其可具有多个第三焊垫112。 接着，请参考图1B，将一具有一开口 132(如图2A所绘示)或一凹口 132'(如图 2B所绘示)的中继线路基板130配置于第一芯片120上，此中继线路基板130可以是FR4、 FR5、 BT、 PI电路基板。如图1B所示，中继线路基板130的开口 132或凹口 132'是用以将 第一芯片120的第一焊垫124暴露，以利后续打线制程的进行。在本实施例中，中继线路基 板130具有多个第四焊垫134，且这些第四焊垫134皆位于未与第一芯片120连接的表面 上。 然后，请参考图1C，形成多条穿过开口 132或凹口 132'而分别连接于第一焊垫124 与第四焊垫134之间的第一焊线140，以使第一芯片120与中继线路基板130电性连接。在 本实施例中，第一焊线140的例如是金线(gold wires)，且第一焊线140例如是借由打线机 (wire bonder)所形成。 接着，请参考图1D，形成多条分别连接于第一焊垫124与第三焊垫112之间的第二 焊线150，以使中继线路基板130与承载器110电性连接。在本实施例中，第二焊线150的 例如是金线(gold wires)，且第二焊线150例如是借由打线机(wire bonder)所形成。由 图1D可清楚得知，第一芯片120与承载器110之间的电性连接是透过第一焊线140、第二焊 线150以及中继线路基板130来达成。透过中继线路基板130的配置，本实施例所采用的 第一焊线140与第二焊线150在线长与高度上皆可明显地减少，对于电器特性、制造成本以 及封装体的厚度縮减有显著的助益。 然后，请参考图1E，透过一粘着层180将一具有一第二有源表面162、多个位于第 二有源表面162上的第二焊垫164及一第二背面166的第二芯片160粘着于第一芯片120 上，其中粘着层180覆盖第一芯片120、中继线路基板130、第一焊线140以及与中继线路基 板130连接的各第二焊线150的一端。在本实施例中，粘着层180不但具有粘着的功能，亦具有保护第一焊线140以及第二焊线150与支撑第二芯片120的功能。
在本实施例中，粘着层180的形成方法例如是印刷(printing)、涂布(coating)等 方式。值得注意的是，粘着层180能够允许第一焊线140与第二焊线150位于其中，以达到 保护第一焊线140与第二焊线150的目的。在一较佳实施例中，粘着层180例如是一B阶粘 着层，而B阶粘着层的形成方法例如是先形成一二阶粘着层(two-stage adhesive layer), 接着在透过加热或是光线照射(如照射紫外光)等方式使二阶粘着层B阶化，以形成B阶 粘着层(S-steged adhesive layer)。 在本实施例中，可于第一芯片120的第一有源表面122上形成粘着层180，或于第 二芯片160的第二背面166上形成粘着层180，且在第一芯片120与第二芯片160接合的过 程中，会使第一焊线140与第二焊线150位于粘着层180中。详细而言，若于第一芯片120 的第一有源表面122上形成粘着层180，则第一焊线140与第二焊线150会在形成粘着层 180的同时被粘着层180包覆。若于第二芯片160的第二背面166上形成粘着层180，则在 将第二芯片160及粘着层180配置于第一芯片的同时，第一焊线140与第二焊线150会陷 入粘着层180。 在本实施例中，当第二芯片160设置于第一芯片120之后或封装胶体190覆盖第 一芯片120与第二芯片160之后，B阶粘着层会被固化。如果必要的话，可再进一步提供一 固化制程，以熟化B阶粘着层。 特别的是，B阶粘着层例如可为ABLESTIK的8008或8008HT。此外，B阶粘着层例 如可为ABLESTIK的6200、6201、6202C或HITACHI Chemical CO. ， Ltd.提供的SA-200_6、 SA-200-10。然本发明并不以此为限制，B阶粘着层也可为其它类似的具B阶特性的粘着材 料。 最后，请参考图1F，形成多条分别连接于第二焊垫164与第三焊垫112之间的第三 焊线170，以使第二芯片160与承载器110之间电性连接。之后，形成一封装胶体190以包 覆第一芯片120、第二芯片160、第二焊线150以及第三焊线170。在本实施例中，封装胶体 190的材质例如是环氧树脂(印oxyresin)或其他适合的材料。
以下配合图IF说明本实施例的多芯片封装结构。 请参考图1F，本实施例的多芯片封装结构100包括一承载器110、一第一芯片120、 一中继线路基板130、多条第一焊线140、多条第二焊线150、一第二芯片160、多条第三焊线 170及一粘着层180。第一芯片120配置于承载器110上。中继线路基板130配置于第一芯 片120上。第一焊线140电性连接第一芯片120与中继线路基板130之间。第二焊线150 电性连接于中继线路基板130与承载器110之间。第二芯片160配置于承载器110上，并 与第一芯片120相堆叠。第三焊线170电性连接于第二芯片160与承载器110之间，其中 第一焊线140、第二焊线150及第三焊线170位于承载器110的同一侧。粘着层180粘着于 第一芯片120与第二芯片160之间。 如图1F所示，第三焊线170的高度H1高于各第二焊线150的高度H2，且各第二焊 线150的高度H2高于各第一焊线140的高度H3。 值得注意的是，请参考图1G，承载器IIO不具有用以让焊线穿过的开口，所以承载 器110具有较大的面积来配置更多的焊球B。 请参考图1H，在本实施例中，承载器110'也可以是一导线架，且包括一芯片座110a及多个引脚110b。此外，请参考图11，在本实施例中，粘着层180也可以延伸至承载器 110上而将第二焊线150完全包覆。 此外，在另一未绘示的实施例中，中继线路基板亦可由两个独立的硅芯片或两个 独立的线路基板所组成，且分别位于第一焊垫124的两侧，而可达到与图IF的中继线路基 板130相同的连接功能。 图3A至图3F为本发明另一实施例的芯片封装结构的制造方法的剖面示意图，而 图4A及图4B为图3D的俯视图。首先，请参考图3A，提供一承载器110，并将一具有一第二 有源表面162、多个位于第二有源表面162上的第二焊垫164及一第二背面166的第二芯 片160配置于承载器110上。在本实施例中，承载器110为一电路板，其中电路板可为FR4、 FR5、BT、PI电路基板，而导线架的材质例如是铜或其他适当的导电材料。当然，在本发明其 他实施例中，承载器110可以是一导线架。从图1A可知，当承载器110为一电路板时，其可 具有多个第三焊垫112。 然后，请参考图3B，形成多条分别连接于第二焊垫164与第三焊垫112之间的第三 焊线170，以使第二芯片160与承载器110之间电性连接。在本实施例中，第三焊线170例 如是金线(gold wires)，且第三焊线170例如是借由打线机(wire bonder)所形成。
接着，请参考图3C，透过一粘着层180将一具有一第一有源表面122、多个位于第 一有源表面122上的第一焊垫124及一第一背面126的第一芯片120粘着于第二芯片160 上。在本实施例中，粘着层180不但具有粘着的功能，亦具有保护第三焊线170与支撑第一 芯片120的功能。 在本实施例中，可于第一芯片120的第一背面126上形成粘着层180，或于第二 芯片160的第二有源表面162上形成粘着层180，而粘着层180的形成方法例如是印刷 (printing)、涂布(coating)等方式。值得注意的是，粘着层180能够允许第三焊线170陷 入其中，以达到保护第三焊线170的目的。在一较佳实施例中，粘着层180例如是一 B阶粘 着层，而B阶粘着层的形成方法例如是先形成一二阶粘着层(two-stage adhesive layer), 接着再透过加热或是光线照射(如照射紫外光)等方式使二阶粘着层B阶化，以形成B阶 粘着层(B-stagedadhesive layer)。在第一芯片120与第二芯片160接合的过程中，第三 焊线170会陷入B阶粘着层中。 在本实施例中，当第一芯片120设置于第二芯片160或封装胶体190覆盖第一芯 片120与第二芯片160之后，B阶粘着层会被固化。如果必要的话，可再进一步提供一固化 制程，以熟化B阶粘着层。 特别的是，B阶粘着层例如可为ABLESTIK的8008或8008HT。此外，B阶粘着层例 如可为ABLESTIK的6200、6201、6202C或HITACHI Chemical CO. ， Ltd.提供的SA-200-6、 SA-200-10。然本发明不以此为限制，B阶粘着层也可为其它类似的具B阶特性的粘着材料。
接着，请参考图3D，将一具有一开口 132(图4A所绘示)或一凹口 132'(图4B所 绘示)的中继线路基板130配置于第一芯片120上，此中继线路基板130可以是FR4、FR5、 BT、PI电路基板。如图3D所示，中继线路基板130的开口 132或凹口 132'是用以将第一芯 片120的第一焊垫124暴露，以利后续打线制程的进行。在本实施例中，中继线路基板130 具有多个第四焊垫134，且这些第四焊垫134皆位于未与粘着层180连接的表面上。
之后，请参考图3E，形成多条穿过开口 132或凹口 132'而分别连接于第一焊垫124与第四焊垫134之间的第一焊线140，以使第一芯片120与中继线路基板130电性连接。在 本实施例中，第一焊线140例如是金线(gold wires)，且第一焊线140例如是借由打线机 (wire bonder)所形成。 最后，请参考图3F，形成多条分别连接于第一焊垫124与第三焊垫112之间的第二 焊线150，以使中继线路基板130与承载器110电性连接。之后形成一封装胶体190以包覆 第一芯片120、第二芯片160、第二焊线150以及第三焊线170。在本实施例中封装胶体190 的材质例如是环氧树脂(印oxy resin)或其他适合的材料。 由图3F可清楚得知，第一芯片120与承载器110之间的电性连接是透过第一焊线
140、第二焊线150以及中继线路基板130来达成。透过中继线路基板130的配置，本实施
例所采用的第一焊线140与第二焊线150在线长与高度上皆可明显地减少，对于电器特性、
制造成本以及封装体的厚度縮减有显著的助益。 以下配合图3F说明本实施例的多芯片封装结构。 请参考图3F，相较于图1F的多芯片封装结构100，本实施例的多芯片封装结构 100'的第二芯片160配置于承载器110与第一芯片120之间，而粘着层180覆盖第二芯片 160以及与第二芯片160连接的各第三焊线170的一端。 如图3F所示，第二焊线150的高度H4高于各第三焊线170的高度H5，且各第三焊 线170的高度H5高于各第一焊线140的高度H6。 综上所述，本发明的多芯片封装结构，其各芯片之间具有可让焊线穿越的粘着层，
而具有可供焊线延伸的空间。承载器不必具有用以让焊线通过的开口，即可透过多条焊线
与各芯片电性连接，以使得承载器具有较大的面积来配置更多的焊球。粘着层更具有支撑 芯片与保护焊线的功能。此外，配置于芯片上的中继线路基板可减少所需焊线的长度，进而
降低焊线的高度以减少多芯片封装结构的厚度。 虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技 术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范 围当以权利要求书所界定的为准。
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权利要求
一种多芯片封装结构，包括一承载器；一第一芯片，配置于该承载器上；一中继线路基板，配置于该第一芯片上；多条第一焊线，电性连接该第一芯片与该中继线路基板之间；多条第二焊线，电性连接于该中继线路基板与该承载器之间；一第二芯片，配置于该承载器上，并与该第一芯片相堆叠；多条第三焊线，电性连接于该第二芯片与该承载器之间，其中该些第一焊线、该些第二焊线及该些第三焊线位于该承载器的同一侧；以及一粘着层，粘着于该第一芯片与该第二芯片之间。
2. 如权利要求1所述的多芯片封装结构，其特征在于，该承载器包括一电路板或一导 线架。
3. 如权利要求l所述的多芯片封装结构，其特征在于，该第一芯片具有一第一有源表 面、多个位于该第一有源表面上的第一焊垫以及一第一背面，该中继线路基板配置于该第 一芯片的该第一有源表面，并将该些第一焊垫暴露。
4. 如权利要求3所述的多芯片封装结构，其特征在于，该中继线路基板具有一开口，以 将该些第一焊垫暴露，且该些第一焊线连接于该些第一焊垫与该中继线路基板之间，并穿 过该开口。
5. 如权利要求3所述的多芯片封装结构，其特征在于，该中继线路基板具有一凹口 ，以 将该些第一焊垫暴露，且该些第一焊线连接于该些第一焊垫与该中继线路基板之间，并穿 过该凹口。
6. 如权利要求1所述的多芯片封装结构，其特征在于，该第一芯片配置于该承载器与 该第二芯片之间，而该粘着层覆盖该第一芯片、该中继线路基板、该些第一焊线以及与该中 继线路基板连接的各该第二焊线的一端。
7. 如权利要求1所述的多芯片封装结构，其特征在于，该第二芯片配置于该承载器与 该第一芯片之间，而该粘着层覆盖该第二芯片以及与该第二芯片连接的各该第三焊线的一<formula>formula see original document page 2</formula>
8. 如权利要求1所述的多芯片封装结构，其特征在于，该第二芯片具有一第二有源表 面、多个位于该第二有源表面上的第二焊垫以及一第二背面，且该粘着层粘着于该第二背 面与该第一有源表面之间。
9. 如权利要求1所述的多芯片封装结构，其特征在于，该粘着层包括一 B阶粘着层。
10. 如权利要求1所述的多芯片封装结构，其特征在于，更包括一封装胶体，配置于该 承载器上，其中该封装胶体包覆该第一芯片、该第二芯片、该些第二焊线以及该些第三焊 线。
11. 一种多芯片封装结构的制造方法，包括 提供一承载器；将一第一芯片配置于该承载器上将一中继线路基板配置于该第一芯片上；形成多条第一焊线，以使该第一芯片与该中继线路基板电性连接；形成多条第二焊线，以使该中继线路基板与该承载器电性连接；透过一粘着层将一第二芯片粘着于该第一芯片上，其中该粘着层覆盖该第一芯片、该 中继线路基板、该些第一焊线以及与该中继线路基板连接的各该第二焊线的一端；以及 形成多条第三焊线，以使该第二芯片与该承载器之间电性连接。
12. 如权利要求11所述的多芯片封装结构的制造方法，其特征在于，该粘着层的形成 方法包括于一第一芯片的一第一有源表面上形成一粘着层。
13. 如权利要求11所述的多芯片封装结构的制造方法，其特征在于，该粘着层的形成 方法包括于一第二芯片的一第二背面上形成一粘着层，其中该些第一焊线与该些第二焊线 能够穿过该粘着层。
14. 如权利要求11所述的多芯片封装结构的制造方法，其特征在于，该粘着层包括一B 阶粘着层，而该B阶粘着层的形成方法包括于一第二芯片的一第二背面上形成一二阶粘着层；以及 使该二阶粘着层B阶化，以形成该B阶粘着层。
15. 如权利要求14所述的多芯片封装结构的制造方法，其特征在于，更包括 以一固化制程熟化该B阶粘着层。
16. —种多芯片封装结构的制造方法，包括 提供一承载器；将一第二芯片配置于该承载器上形成多条第三焊线，以使该第二芯片与该承载器之间电性连接； 透过一粘着层将一第一芯片粘着于该第二芯片上； 将一中继线路基板配置于该第一芯片上；形成多条第一焊线，以使该第一芯片与该中继线路基板电性连接；以及 形成多条第二焊线，以使该中继线路基板与该承载器电性连接。
17. 如权利要求16所述的多芯片封装结构的制造方法，其特征在于，该粘着层的形成 方法包括于一第二芯片的一第二有源表面上形成一粘着层。
18. 如权利要求16所述的多芯片封装结构的制造方法，其特征在于，该粘着层的形成 方法包括于一第一芯片的一第一背面上形成一粘着层。
19. 如权利要求16所述的多芯片封装结构的制造方法，其特征在于，该粘着层包括一B 阶粘着层。
全文摘要
一种多芯片封装结构，其包括一承载器、一第一芯片、一中继线路基板、多条第一焊线、多条第二焊线、一第二芯片、多条第三焊线及一粘着层。第一芯片配置于承载器上。中继线路基板配置于第一芯片上。第一焊线电性连接第一芯片与中继线路基板之间。第二焊线电性连接于中继线路基板与承载器之间。第二芯片配置于承载器上，并与第一芯片相堆叠。第三焊线电性连接于第二芯片与承载器之间。粘着层粘着于第一芯片与第二芯片之间。此外，一种多芯片封装结构的制造方法亦被提出。
文档编号H01L21/60GK101740552SQ20081018158
公开日2010年6月16日 申请日期2008年11月25日 优先权日2008年11月25日
发明者周世文 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司