专利名称：电容器及其制作方法
技术领域：
本发明涉及半导体器件领域，尤其涉及电容器及其制作方法。
背景技术：
在超大规模集成电路中，电容器是常用的无源元件之一。电容器经常整合在 双极(Bipolar)晶体管或互补式金属氧化物半导体(CMOS, ComplementaryMetal Oxide Semiconductor)晶体管等有源元件之中。目前制造的电容器可分成以多晶硅为电极以及以 金属为电极两种，以多晶硅为电极会有载子缺乏的问题，使得跨越电容器两端的表面电压 改变时，电容量也会随着改变，因此以多晶硅为电极的电容器无法满足现今逻辑电路要求 的线性需求。而以金属为电极的电容器则无上述的问题，此种以金属为电极的电容器泛称 为金属_绝缘_金属型(MM， Metal-Insulator-Metal)电容器。 —种现有制作金属_绝缘_金属型电容器的方法可以参考专利号为02105478的 中国专利所公开的技术方案。如图1所示，在半导体衬底100上用化学气相沉积法形成第 一层间介质层102，其中第一层间介质层102的材料可以是氧化硅；第一层间介质层102沉 积完成后，用化学机械研磨法来实现第一层间介质层102的平坦化；以溅镀法于第一层间 介质层102上方形成第一阻挡层103，第一阻挡层103是由氮化钛和钛组成，防止后续形成 的金属层扩散至第一层间介质层102中；在第一阻挡层103上方用化学气相沉积法形成以 铜或铝铜合金为材料的第一金属层104，作为后续电容器的下电极；接着用溅镀法在第一 金属层104上形成第二阻挡层105，防止第一金属层104扩散；用化学气相沉积法在第二阻 挡层105上形成绝缘层106，用于金属层间的绝缘，绝缘层106的材质须具有良好的介电常 数；用溅镀法在绝缘层106上形成第三阻挡层107，防止后续形成的金属层扩散至绝缘层； 用化学气相沉积法在第三阻挡层107上形成第二金属层108，作为后续电容器的上电极，第 二金属层108的材料为铜或铝铜合金；然后，在第二金属层108上用化学气相沉积法形成刻 蚀阻挡层110，刻蚀阻挡层110的材料为氮化硅，用于后述刻蚀金属层的硬掩膜；在刻蚀阻 挡层110上旋涂第一光刻胶层lll，经过曝光显影工艺后，在第一光刻胶层111上形成第一 图案，用于定义后续形成电容器上电极。 如图2所示，以第一光刻胶层111为掩膜，用干法刻蚀法去除刻蚀阻挡层110、第 二金属层108、第三阻挡层107和绝缘层106至露出第二阻挡层105，刻蚀后的第二金属层 108为电容器上电极108a ;去除第一光刻胶层111。 如图3所示，用旋涂法在刻蚀阻挡层110和第一金属层104上形成第二光刻胶层 112，经过曝光显影工艺后，在第二光刻胶层112上形成第二图案，用于定义后续形成电容 器下电极。 如图4所示，以第二光刻胶层112为掩膜，用干法刻蚀法刻蚀第二阻挡层105和第 一金属层104至露出第一阻挡层103，刻蚀后的第一金属层104为电容器下电极104a ;在形 成电容器上电极104a和下电极108a后，去除第二光刻胶层112 ;然后，用化学气相沉积法 在第一阻挡层103、第二阻挡层105和刻蚀阻挡层110上形成第二层间介质层114，第二层
4间介质层114的材料可以是硼磷硅玻璃(BPSG)或氧化硅，用以隔离电容器上电极108a与 下电极104a以及后续沉积的金属层；用化学机械抛光法使第二层间介质层114平坦化；在 第二层间介质层114上旋涂第三光刻胶层115，经过曝光显影工艺后，在第三光刻胶层115 上形成开口图案116和开口图案117，开口图案116与后续电容器上电极108a连通的接触 孔位置对应，开口图案117与及后续电容器下电极104a连通的接触孔位置对应。
如图5所示，以第三光刻胶层115为掩膜，用干法刻蚀法沿开口图案116刻蚀第二 层间介质层114和刻蚀阻挡层110至露出电容器上电极108a，形成开口 118 ;同时沿开口 图案117刻蚀第二层间介质层114和第二阻挡层105至露出电容器下电极104a，形成开口 119。 如图6所示，在开口 118和119中填充满金属物质，形成与上电极108a连通的接触 孔120和与下电极104a连通的接触孔121 ;在第二层间介质层114上形成通过接触孔120 与上电极108a导通的总线122，通过接触孔121与下电极104a导通的接地线123。
现有工艺中，随着半导体器件集成度的提高，高性能集成电路需要低电感、去耦合 高的电容器。现有工艺中，电容器的尺寸都比较小，使与电容器连接的金属线截面积也相应 变小，进而无法制造电感小于1纳亨，电容大于IOO皮法的电容器。如果在半导体衬底基底 相对面上制作电容器，由于占用面积大，一方面浪费器件有效面积，同时器件之间的信号干 扰增大，造成器件质量下降。
发明内容
本发明解决的问题是提供一种电容器及其制作方法，防止电容器的电感升高。
为解决上述问题，本发明提供一种电容器，包括半导体衬底；位于半导体衬底基 底相对面上的总线和接地线；贯穿半导体衬底与总线连接的第一导电插塞；贯穿半导体衬 底与接地线连接的第二导电插塞；位于半导体衬底基底面上的第一层间介质层；贯穿第一 层间介质层且与第一导电插塞导通的第一电极；贯穿第一层间介质层且与第二导电插塞导 通的接地垫层；位于第一层间介质层、第一电极及接地垫层上的第二层间介质层；贯穿第 二层间介质层且与接地垫层连接的第三导电插塞；位于第二层间介质层中与第三导电插塞 连通的第二电极。 可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜。
可选的，所述第一电极的材料为铜，厚度为l微米 5微米。 可选的，所述第一层间介质层和第二层间介质层的材料为氧化硅、氮氧化硅、含氟 或磷氧化硅或正硅酸乙酯。 可选的，所述第二电极的材料为铜，厚度为l微米 5微米。 可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的侧内壁形成有金属 阻挡层。所述金属阻挡层的材料为氮化钛或氮化钽。 本发明提供一种电容器的制作方法，包括提供半导体衬底，半导体衬底基底相对 面上形成有总线和接地线，所述总线与半导体衬底上的MOS晶体管电连接；研磨半导体衬 底的基底面，减薄半导体衬底；在半导体衬底内形成贯穿半导体衬底且与总线连通的第一 导电插塞和与接地线连通的第二导电插塞；在半导体衬底的基底面上形成第一层间介质 层；在第一层间介质层中形成贯穿第一层间介质层的与第一导电插塞连接的第一电极和与第二导电插塞接连的接地垫层；在第一层间介质层、第一电极和接地垫层上形成第二层间 介质层；在第二层间介质层内形成贯穿第二层间介质层与接地垫层连接的第三导电插塞及 与第三导电插塞连通的第二电极。 可选的，减薄后的半导体衬底的厚度为150微米 625微米。 可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的材料为铜。 可选的，所述第一电极、第二电极和接地垫层的材料为铜，厚度为1微米 5微米。
形成第一电极、第二电极和接地垫层的方法为物理溅镀法与化学电镀法。 可选的，所述第一层间介质层和第二层间介质层的材料为氧化硅、含氟或磷氧化
硅或正硅酸乙酯。 可选的，所述第一导电插塞、第二导电插塞和第三导电插塞的侧内壁形成有金属 阻挡层。所述金属阻挡层的材料为氮化钛或氮化钽。 与现有技术相比，本发明具有以下优点在半导体衬底的基底面形成电容器，并通 过半导体内的导电插塞与半导体衬底的基底相对面上的总线及接地线连接。由于半导体衬 底的基底面上没有其它器件，可以制作大面积的电容器，且电容器不会与半导体衬底基底 相对面上的器件产生干扰，降低电感，提高器件质量。
图1至图6是现有技术制作的金属_绝缘_金属型电容器示意图；
图7为本发明形成电容器的具体实施方式
流程图；
图8至图12为本发明形成电容器的实施例示意图。
具体实施例方式
图7为本发明形成电容器的具体实施方式
流程图。如图7所示，执行步骤Sll，提
供半导体衬底，半导体衬底基底相对面上形成有总线和接地线，所述总线与半导体衬底上 的MOS晶体管电连接； 执行步骤S12，研磨半导体衬底的基底面，减薄半导体衬底； 用化学机械抛光法研磨半导体衬底基底面，使半导体衬底减薄至既不会因为太薄 而发生弯曲形变，也不会太厚而无法在其中形成导电插塞。 执行步骤S13，在半导体衬底内形成贯穿半导体衬底且与总线连通的第一导电插 塞和与接地线连通的第二导电插塞； 在半导体衬底基底面形成光刻胶层，定义分别与总线和接地线位置对应的导电插 塞图形；以光刻胶层为掩膜，刻蚀半导体衬底，形成贯穿半导体衬底且与总线连通的第一接 触孔和与接地线连通的第二接触孔；向第一接触孔和第二接触孔内填充满导电物质，形成 第一导电插塞和第二导电插塞。 执行步骤S14，在半导体衬底的基底面上形成第一层间介质层； 形成第一层间介质层的方法可以是化学气相沉积法。第一层间介质层的材料可以
是氧化硅、氮氧化硅、正硅酸乙酯或含氟或磷氧化硅等。 执行步骤S15，在第一层间介质层中形成贯穿第一层间介质层的与第一导电插塞 连接的第一电极和与第二导电插塞接连的接地垫层；
在第一层间介质层上形成光刻胶层，经过曝光显影工艺，定义出电容器第一电极 图形和接地垫层图形；以光刻胶层为掩膜，刻蚀第一层间介质层，形成第一电极开口和接地 垫层开口 ；去除光刻胶层；在第一层间介质层上形成第一金属层，且将第一金属层填充满 第一电极开口和接地垫层开口 ；研磨第一金属层至露出第一层间介质层，形成第一电极和 接地垫层。 执行步骤S16，在第一层间介质层、第一电极和接地垫层上形成第二层间介质层；
形成第二层间介质层的方法可以是化学气相沉积法。第二层间介质层的材料可以 是氧化硅、氮氧化硅、正硅酸乙酯或含氟或磷氧化硅等。 执行步骤S17，在第二层间介质层内形成贯穿第二层间介质层与接地垫层连接的 第三导电插塞及与第三导电插塞连通的第二电极。 在第二层间介质层上形成光刻胶层，经过曝光显影工艺，定义出电容器第二电极 图形和接触孔图形；以光刻胶层为掩膜，刻蚀第二层间介质层，形成第二电极开口和接触孔 开口 ；去除光刻胶层；在第二层间介质层上形成第二金属层，且将第二金属层填充满第二 电极开口和接触孔开口 ；研磨第二金属层至露出第二层间介质层，形成第二电极和第三导 电插塞。 基于上述实施方式形成的电容器，包括半导体衬底；位于半导体衬底基底相对 面上的总线和接地线；贯穿半导体衬底与总线连接的第一导电插塞；贯穿半导体衬底与接 地线连接的第二导电插塞；位于半导体衬底基底面上的第一层间介质层；贯穿第一层间介 质层且与第一导电插塞导通的第一电极；贯穿第一层间介质层且与第二导电插塞导通的接 地垫层；位于第一层间介质层、第一电极及接地垫层上的第二层间介质层；贯穿第二层间 介质层且与接地垫层连接的第三导电插塞；位于第二层间介质层中与第三导电插塞连通的 第二电极。 下面结合附图对本发明的具体实施方式
做详细的说明。 图8至图12为本发明形成电容器的实施例示意图。如图8所示，提供一半导体衬 底200，其中半导体衬底200包含有基底面和基底相对面，所述半导体衬底200可以为硅或 者绝缘体上硅(SOI)。在半导体衬底中形成隔离结构，所述隔离结构为浅沟槽隔离(STI)结 构或者局部氧化硅(L0C0S)隔离结构，在隔离结构之间为有源区。 在半导体衬底200的基底相对面上形成有MOS晶体管204，其中MOS晶体管204 的形成工艺为用热氧化法或化学气相沉积法在半导体衬底200的基底相对面上形成栅介 质层；接着用化学气相沉积法或低压等离子体化学气相沉积或等离子体增强化学气相沉积 工艺在栅介质层上形成多晶硅层；在多晶硅层上形成光刻胶层，定义栅极图案；以光刻胶 层为掩膜，刻蚀多晶硅层及栅介质层至露出半导体衬底200，形成栅极；灰化法去除光刻胶 层。以栅极结构为掩膜，在栅极结构两侧的半导体衬底内进行离子注入，形成源/漏极延伸 区；然后，对半导体衬底200进行退火，使注入的离子扩散均匀。在栅极结构两侧形成侧墙， 所述侧墙的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。继续以栅极结 构及侧墙为掩模，在栅极结构两侧的半导体衬底200中进行离子注入，形成源极和漏极。最 后，对半导体衬底进行退火处理，使注入的离子扩散均匀。这一过程形成了结构完整的MOS 晶体管。 在形成完MOS晶体管204后，还需要在其上方形成多层绝缘层(未图示)、位于绝缘层内的导电插塞(未图示)、金属布线层(未图示)及将M0S晶体管204与外部电路电连 接的焊盘(未图示)。 用溅镀法或电镀法或化学气相沉积法在半导体衬底200的基底相对面上形成导 线层，且导线层覆盖焊盘，其中导线层的材料为铜；在导线层上涂覆光刻胶层，经过曝光显 影工艺后，定义出总线图形及接地线图形；以光刻胶层为掩膜，刻蚀导线层，形成与MOS晶 体管204连接的总线206b、以及接地线206a。 如图9所示，在半导体衬底200内形成贯穿其厚度的第一导电插塞208b和第二导 电插塞208a。具体工艺如下用化学机械抛光法研磨半导体衬底200的基底面，以减薄半导 体衬底200，减薄后的半导体衬底200的厚度为150微米 625微米。在半导体衬底200基 底面上形成光刻胶层(未图示)，采用光刻工艺在光刻胶层上分别定义出第一接触孔图形 和第二接触孔图形；以光刻胶层为掩膜，刻蚀半导体衬底200，形成贯穿半导体衬底200且 露出接地线206a的第二接触孔和露出总线206b的第一接触孔。灰化法去除光刻胶层后， 在半导体衬底200的基底面上形成第一导电层，且第一导电层填充满第一接触孔和第二接 触孔，除实施例外，在向第一接触孔和第二接触孔中填充第一导电层之前，先在第一接触孔 和第二接触孔内壁形成金属阻挡层，用以防止后续导电层扩散至半导体衬底200中，所述 金属阻挡层的材料为氮化钛或氮化钽等；用化学机械抛光法研磨第一导电层至露出半导体 衬底200基底面，形成与总线206b电导通的第一导电插塞208b，与接地线206a电导通的第 二导电插塞208a。 继续参考图9，用化学气相沉积法在半导体衬底200的基底面上形成第一层间介 质层210，所述第一层间介质层210材料为氧化硅、氮氧化硅、含氟或磷氧化硅或正硅酸乙 酯等，厚度为l微米 5微米。 如图10所示，在半导体衬底200的基底面上形成第一电极211a和接地垫层211b。 具体工艺如下在第一层间介质层210上旋涂光刻胶层(未图示)，采用光刻工艺在光刻胶 层上定义出第一电极图形和接地垫层图形；以光刻胶层为掩膜，用干法刻蚀法刻蚀第一层 间介质层210至露出半导体衬底200基底面，形成第一电极开口和接地垫层开口 ；去除光刻 胶层后，用物理溅镀法与化学电镀法在第一层间介质层上形成第一金属层，且填充满第一 电极开口和接地垫层开口 ，所述第一金属层位于第一层间介质层210上的厚度为1微米 5 微米，材料为铜；用化学机械抛光法研磨第一金属层至露出第一层间介质层210，形成第一 电极211a和接地垫层211b。 如图11所示，用化学气相沉积法在第一层间介质层210、第一电极211a和接地垫 层211b上形成第二层间介质层212，所述第二层间介质层212的材料为氧化硅、正硅酸乙酯 或含氟或磷氧化硅等，第二层间介质层212的厚度为2微米 10微米。
如图12所示，在第二层间介质层212涂覆光刻胶层(未图示)，经过曝光显影，定 义出与接地垫层210b位置对应的第三接触孔图形及与第二接触孔连通的第二电极图形。 以光刻胶层为掩膜，沿第三接触孔图形刻蚀第二层间介质层212至露出接地垫层210b，形 成第三接触孔开口 ；沿第二电极图形刻蚀部分第二层间介质层212，形成第二电极开口。
继续参考图12，先于第二层间层介质层212上及第二电极开口和第三接触孔开口 内壁形成金属阻挡层(未图示)，用以防止后续填充于内的金属层扩散至层间介质层212中 所述金属阻挡层的材料为氮化钛或氮化钽等。
参考图12，用物理溅镀法与化学电镀法在第二层间介质层212上形成第二金属 层，且第二金属层填充满第三接触孔开口和第二电极开口 ，所述第二金属层位于第二层间 介质层上的厚度为1微米 5微米。用化学机械抛光法研磨第二金属层至露出第二层间介 质层212，形成第三导电插塞214及第二电极216，其中第二电极216通过第三导电插塞214 与接地垫层211b电连接。 本实施例中，所述第一导电插塞208b、第二导电插塞208a和第三导电插塞214的 阻抗皆小于0. 02欧姆，因此，形成的电容器结构的阻抗小于0. 05欧姆。
基于上述实施例形成的电容器，包括半导体衬底200，所述半导体衬底上形成 有MOS晶体管204 ;总线206b，位于半导体衬底200的基底相对面上，且与MOS晶体管204 电连接；接地线206a，位于半导体衬底200的基底相对面上，用以后续接地；第一导电插 塞208b，贯穿半导体衬底200且与总线206b电连接；第二导电插塞208a，贯穿半导体衬底 200且与接地线206a电连接；第一层间介质层210，位于半导体衬底200基底面上；第一电 极210a，贯穿第一层间介质层210，且与第一导电插塞208b导通；接地垫层210b，贯穿第一 层间介质层210，且与第二导电插塞208a导通；第二层间介质层212，位于第一层间介质层 210、第一电极210a及接地垫层210b上；第三导电插塞213，贯穿第二层间介质层212且与 接地垫层210b连接；第二电极，位于第二层间介质层212中与第三导电插塞213连通的。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
一种电容器，其特征在于，包括半导体衬底；位于半导体衬底基底相对面上的总线和接地线；贯穿半导体衬底与总线连接的第一导电插塞；贯穿半导体衬底与接地线连接的第二导电插塞；位于半导体衬底基底面上的第一层间介质层；贯穿第一层间介质层且与第一导电插塞导通的第一电极；贯穿第一层间介质层且与第二导电插塞导通的接地垫层；位于第一层间介质层、第一电极及接地垫层上的第二层间介质层；贯穿第二层间介质层且与接地垫层连接的第三导电插塞；位于第二层间介质层中与第三导电插塞连通的第二电极。
2. 如权利要求1所述电容器，其特征在于，所述第一导电插塞、第二导电插塞和第三导 电插塞的材料为铜。
3. 如权利要求1所述电容器，其特征在于，所述第一电极的材料为铜，厚度为1微米 5微米。
4. 如权利要求1所述电容器，其特征在于，所述第一层间介质层和第二层间介质层的 材料为氧化硅、氮氧化硅、含氟或磷氧化硅或正硅酸乙酯。
5. 如权利要求1所述电容器，其特征在于，所述第二电极的材料为铜，厚度为1微米 5微米。
6. 如权利要求1所述电容器，其特征在于，所述第一导电插塞、第二导电插塞和第三导 电插塞的侧内壁形成有金属阻挡层。
7. 如权利要求6所述电容器，其特征在于，所述金属阻挡层的材料为氮化钛或氮化钽。
8. —种电容器的制作方法，其特征在于，包括提供半导体衬底，半导体衬底基底相对面上形成有总线和接地线，所述总线与半导体 衬底上的MOS晶体管电连接；研磨半导体衬底的基底面，减薄半导体衬底；在半导体衬底内形成贯穿半导体衬底且与总线连通的第一导电插塞和与接地线连通 的第二导电插塞；在半导体衬底的基底面上形成第一层间介质层；在第一层间介质层中形成贯穿第一层间介质层的与第一导电插塞连接的第一电极和 与第二导电插塞接连的接地垫层；在第一层间介质层、第一电极和接地垫层上形成第二层间介质层；在第二层间介质层内形成贯穿第二层间介质层与接地垫层连接的第三导电插塞及与 第三导电插塞连通的第二电极。
9. 如权利要求8所述电容器的制作方法，其特征在于，减薄后的半导体衬底的厚度为 150微米 625微米。
10. 如权利要求8所述电容器的制作方法，其特征在于，所述第一导电插塞、第二导电 插塞和第三导电插塞的材料为铜。
11. 如权利要求8所述电容器的制作方法，其特征在于，所述第一电极、第二电极和接 地垫层的材料为铜，厚度为1微米 5微米。
12. 如权利要求11所述电容器的制作方法，其特征在于，形成第一电极、第二电极和接 地垫层的方法为物理溅镀法与化学电镀法。
13. 如权利要求8所述电容器的制作方法，其特征在于，所述第一层间介质层和第二层 间介质层的材料为氧化硅、氮氧化硅、含氟或磷氧化硅或正硅酸乙酯。
14. 如权利要求8所述电容器的制作方法，其特征在于，所述第一导电插塞、第二导电 插塞和第三导电插塞的侧内壁形成有金属阻挡层。
15. 如权利要求14所述电容器的制作方法，其特征在于，所述金属阻挡层的材料为氮 化钛或氮化钽。
全文摘要
一种电容器及其制作方法。其中电容器，包括半导体衬底；位于半导体衬底基底相对面上的总线和接地线；贯穿半导体衬底与总线连接的第一导电插塞；贯穿半导体衬底与接地线连接的第二导电插塞；位于半导体衬底基底面上的第一层间介质层；贯穿第一层间介质层且与第一导电插塞导通的第一电极；贯穿第一层间介质层且与第二导电插塞导通的接地垫层；位于第一层间介质层、第一电极及接地垫层上的第二层间介质层；贯穿第二层间介质层且与接地垫层连接的第三导电插塞；位于第二层间介质层中与第三导电插塞连通的第二电极。本发明降低电感，提高器件质量。
文档编号H01L21/84GK101771036SQ20081020538
公开日2010年7月7日 申请日期2008年12月31日 优先权日2008年12月31日
发明者王津洲 申请人:中芯国际集成电路制造(上海)有限公司