专利名称：金属氧化物半导体场效应晶体管及其形成方法
技术领域：
本发明涉及半导体技术领域，尤其涉及金属氧化物半导体场效应晶体管(M0SFET) 及其形成方法。
背景技术：
随着半导体制造技术以及相关配套技术的不断发展进步，在单位面积内容纳的晶 体管数目不断增加，集成电路集成度越来越高，每个晶体管的尺寸越来越小。当晶体管尺寸 縮小时，其栅极的长度也会随之变短。随着栅极长度的不断縮短，要求源/漏极以及源/漏 极延伸区(Source/Drain Extension)相应地变浅，当前工艺水平要求半导体器件的源/漏 极结的深度小于1000埃，而且最终可能要求结的深度在200埃或者更小的数量级。
但是随着栅极长度的縮短，在离子注入过程中，出现了很多影响晶体管正常工作 的负面效应，比如短沟道效应(Shot Channel Effect, SCE)。 现有形成MOSFET过程中，非晶化半导体衬底来解决短沟道效应，具体工艺如图1 至图4。参考图l，提供半导体衬底100，所述半导体衬底100中形成有隔离结构101，隔离 结构101之间的区域为有源区102 ;在有源区102的半导体衬底100中掺杂离子，形成掺杂 阱103 ;在有源区102的半导体衬底100上依次形成栅介质层104与栅极105，所述栅介质 层104与栅极105构成栅极结构106。 如图2所示，以栅极结构106为掩膜，在半导体衬底100内进行锗非晶化注入，形 成锗非晶化注入区108。进行所述锗非晶化注入的目的在于抵制后续离子瞬时增强扩散效 应(TED)而造成的短沟道器件关断电流增大等特性退化问题缺点。 如图3所示，继续以栅极结构106为掩膜，进行离子注入，在半导体衬底100内形 成源/漏极延伸区110。在栅极结构106两侧形成侧墙112 ;以侧墙112及栅极结构106为 掩膜，在栅极结构106两侧的半导体衬底100中进行离子注入，形成源极114a和漏极114b。 最后，对半导体衬底100进行退火，使注入的各种离子扩散均匀。 如图4所示，在形成有晶体管的半导体衬底100上形成层间绝缘层116，且层间绝 缘层116覆盖晶体管；在层间绝缘层116上旋涂光刻胶层，经过曝光显影工艺，分别在源极 114a、漏极114b和栅极105对应位置形成通孔图形；以光刻胶层为掩膜，刻蚀层间绝缘层 116，在在源极114a、漏极114b和栅极105位置形成通孔；在通孔内填充满导电物质，在源 极114a位置形成与源极电接触的导电插塞118a，在漏极114b位置形成与漏极电接触的导 电插塞118b，在栅极105位置形成与栅极105电接触的导电插塞118c。
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随着半导体器件的尺寸不断减小，在解决短沟道效应的同时，对于器件的电性能 要求也越来越高。如图5所示，在栅极105区的导电插塞118c上加一偏置电压，从而把源极 114a区和漏极114b区连接起来；如果将源极114a区和半导体衬底100接地，在漏极114b 区加一电压，电流由漏极114b区流向源极114a区。由于漏极114b区只有一个导电插塞 118b与漏极114b导通，在导电插塞118b上只能加一个电位，不能满足MOSFET功能变化的不同要求，并且当M0SFET由高速向低速变化时，很容易产生漏电，降低半导体器件的电性
发明内容
本发明解决的问题是提供一种金属氧化物半导体场效应晶体管(MOSFET)及其形 成方法，防止半导体器件电性能降低，且对电路不同要求不能满足。 为解决上述问题，本发明提供一种金属氧化物半导体场效应晶体管的形成方法，
包括提供半导体衬底，所述半导体衬底上形成有栅极，位于栅极两侧的侧墙及位于栅极两
侧半导体衬底内的源/漏极延伸区；在栅极两侧的半导体衬底内分别定义源极区及沿位线
方向互相平行的至少两个漏极区；向源极区和漏极区注入离子，形成源极和至少两个漏极； 于半导体衬底上形成层间绝缘层，且层间绝缘层覆盖栅极；在层间绝缘层内形成分别与源
极、栅极及漏极连通的导电插塞。 可选的，向漏极区注入离子，形成第一漏极和第二漏极。 可选的，向漏极区注入离子，形成第一漏极、第二漏极和第三漏极。 可选的，所述MOS晶体管的源/漏极延伸区导电类型为n型，注入离子是n型离子。
所述n型离子为磷离子或砷离子。 可选的，所述MOS晶体管的源/漏极延伸区导电类型为p型，注入离子是p型离子。
可选的，在形成层间绝缘层之前，还包括在源极区及漏极区的半导体衬底上及栅 极上形成接触层；再于漏极区之间形成隔离层。
可选的，所述接触层材料为自对准多晶硅化物。所述隔离层为硅化金属阻止区。
本发明还提供一种金属氧化物半导体场效应晶体管，包括半导体衬底，位于半导 体衬底上的栅极，位于栅极两侧半导体衬底内的源漏极延伸区，位于栅极两侧半导体衬底 内的源极和漏极，所述源极和漏极比源/漏延伸区深度深，其中漏极至少有两个，且沿位线 方向互相平行，各漏极上分别对应连接有导电插塞。 与现有技术相比，本发明具有以下优点在漏极区形成有至少两个漏极，每个漏极 分别对应连接导电插塞。由一个源极、一个栅极和至少两个漏极构成一个MOSFET，可以向不 同漏极加不同的电压，调制不同漏极上的电压来获得所需MOSFET的电性能，即通过电压的 调制来满足晶体管不同设计的需要，降低工艺成本以及制作时间，进一步提高了制作效率。
另外，当MOSFET由高速向低速变化时，只需通过调节不周漏极上的电压，使电压 差满足一定要求，就能防止漏电流的产生，提高了半导体器件的电性能。
图1至图4是现有工艺形成M0SFET的示意图； 图5是现有工艺形成的M0SFET结构示意图； 图6是本发明形成M0SFET的具体实施方式
流程图； 图7至图13是本发明形成M0SFET的实施例示意图； 图9A是图9沿AA方向的剖面图； 图9B是图9沿BB方向的剖面图； 图IOA是图IO沿AA方向的剖面 图10B是图10沿BB方向的剖面图；
图IIB是图11沿BB方向的剖面图；
图12A是图12沿AA方向的剖面图；
图13A是图13沿AA方向的剖面图； 图14是在器件宽长比为20/4时，在第一漏极上加预定电压，第二漏极上加不同电 压时器件的输出特性曲线； 图15是在器件宽长比为20/2时，在第一漏极上加预定电压，第二漏极上加不同电 压时器件的输出特性曲线； 图16是在器件宽长比为20/4时，在栅极上加预定电压，第二漏极上加不同电压时 器件的输出特性曲线； 图17是在器件宽长比为20/2时，在栅极上加预定电压，第二漏极上加不同电压时 器件的输出特性曲线。
具体实施例方式
现有一个MOSFET包括一个栅极， 一个源极和一个漏极，不能满足MOSFET功能变化 的不同要求，只能通过制造多个不同功能的MOSFET来满足不同设计要求，制作成本高；并 且当MOSFET由高速向低速变化时，很容易产生漏电，降低半导体器件的电性能。因此本发 明对MOSFET进行了改进，其结构如下 —种金属氧化物半导体场效应晶体管，包括半导体衬底，位于半导体衬底上的 栅极，位于栅极两侧半导体衬底内的源漏极延伸区，位于栅极两侧半导体衬底内的源极和 漏极，所述源极和漏极比源/漏延伸区深度深，其中漏极至少有两个，且沿位线方向互相平 行，各漏极上分别对应连接有导电插塞。 形成上述金属氧化物半导体场效应晶体管的具体实施流程如图6所示，执行步骤 Sl，提供半导体衬底，所述半导体衬底上形成有栅极，位于栅极两侧的侧墙及位于栅极两侧 半导体衬底内的源/漏极延伸区；执行步骤S2，在栅极两侧的半导体衬底内分别定义源极 区及沿位线方向互相平行的至少两个漏极区；执行步骤S3，向源极区和漏极区注入离子， 形成源极和至少两个漏极；执行步骤S4，于半导体衬底上形成层间绝缘层，且层间绝缘层 覆盖栅极；执行步骤S5，在层间绝缘层内形成分别与源极、栅极及漏极连通的导电插塞。
本发明在漏极区形成有至少两个漏极，每个漏极分别对应连接导电插塞。由一个 源极、一个栅极和至少两个漏极构成一个M0SFET，可以向不同漏极加不同的电压，调制不同 漏极上的电压来获得所需MOSFET的电性能，即通过电压的调制来满足晶体管不同设计的 需要，降低工艺成本以及制作时间，进一步提高了制作效率。另外，当MOSFET由高速向低 速变化时，只需通过调节不同漏极上的电压，使电压差满足一定要求，就能防止漏电流的产 生，提高了半导体器件的电性能。 下面结合附图对本发明的具体实施方式
做详细的说明。 图7至图13是本发明形成M0SFET的实施例示意图。如图7所示，首先提供半导体 衬底200，所述半导体衬底200内包括n型掺杂阱202、p型掺杂阱204、位于n型掺杂阱202 和P型掺杂阱204之间的隔离结构206，其中位于n型掺杂阱202上方与隔离结构206相 邻的区域为PMOS有源区208，位于p型掺杂阱204上方与隔离结构206相邻的区域为NMOS
5有源区210。 本实施例中，在半导体衬底200内还包括n型域值电压调节区(未图示)，其深度 比n型掺杂阱202浅；p型域值电压调节区(未图示)，其深度比p型掺杂阱204浅。
继续参考图7，接着于PMOS有源区208与NMOS有源区210的半导体衬底200上形 成栅介电层212，栅介电层212的材料可以是氧化硅等，所述形成栅介电层212的方法为热 氧化法或化学气相沉积法或物理气相沉积法等；再于PMOS有源区208与NMOS有源区210的 栅介电层212上的形成栅极214a、214b，其中，形成栅极214a、214b的工艺为用化学气相沉 积或等离子体增强化学气相沉积法在栅介电层212上形成多晶硅层，再于多晶硅层上旋涂 图案化光刻胶层，定义栅极图形，以图案化光刻胶层为掩膜，刻蚀多晶硅层和栅介电层212 至露出半导体衬底200，形成栅极214a、214b ;用法或等离子体增强化学气相沉积法或物理 气相沉积法在半导体衬底200上形成厚度为100埃 150埃的氮化硅层216，用以形成后续 偏移间隙壁。 如图8所示，用干法刻蚀法的回蚀工艺刻蚀氮化硅层216，在栅极214a、214b两侧 形成偏移间隙壁216a，所述偏移间隙壁的作用是防止源极和漏极产生短接而造成的短沟道 效应；刻蚀所选用的气体可以是CF4、 CHF3、 Ar和02。接着，在NMOS有源区210形成光刻胶 层(未图示)，以光刻胶层及栅极214a为掩膜，向PMOS有源区208的半导体衬底200中注 入P型离子，于栅极214a两侧的n型掺杂阱202中形成p型源/漏极延伸区218a。
本实施例中，所述刻蚀氮化硅层216形成偏移间隙壁216a所选用的气体可以是 CF4、CHF3、Ar和02。 本实施例中，所述p型离子可以是硼离子，但不局限于此。 接着，用灰化法去除NMOS有源区210的光刻胶层，再于PMOS有源区208形成光刻 胶层(未图示)；以光刻胶层为掩膜，向NMOS有源区210的半导体衬底200中注入n型离 子，于栅极214b两侧的p型掺杂阱204中形成n型源漏极延伸区218b。
本实施例中，所述n型离子可以是砷离子或磷离子，但不局限于此。
用灰化法去除PMOS有源区208的光刻胶层。 如图9、图9A、图9B所示，用化学气相沉积法于半导体衬底200及偏移间隙壁 216a、栅极214a、214b上形成掩膜层(未图示)，用于形成后续的侧墙，所述掩膜层的材料可 以是氧化硅、氧化硅_氮化硅或氧化硅_氮化硅_氧化硅等；用干法刻蚀法的回蚀工艺刻蚀 掩膜层，在偏移间隙壁216a上形成侧墙226，用以保护栅极214a、214b。
参考图9、图9A、图9B，接着于整个半导体衬底200上形成光刻胶层220，对光刻胶 层220进行曝光及显影工艺，定义出PMOS有源区208的源极图形、第一漏极图形和第二漏 极图形；以光刻胶层220为掩膜，沿源极图形、第一漏极图形和第二漏极图形向PMOS有源区 208的半导体衬底200中注入p型离子，形成p型源极228a、第一 p型漏极228b及第二 p 型漏极228c，所述p型源极228a、第一 p型漏极228b及第二 p型漏极228c的深度比p型 源/漏极延伸区218a深。 其中，第一 p型漏极228b和第二 p型漏极228c沿位线方向互相平行。另一实施 例，对光刻胶层220进行曝光及显影工艺，定义出PM0S有源区208的源极图形、第一漏极图 形、第二漏极图形和第三漏极图形；以光刻胶层220为掩膜，沿源极图形、第一漏极图形和 第二漏极图形向PM0S有源区208的半导体衬底200中注入p型离子，形成p型源极228a、第一P型漏极、第二P型漏极和第三P型漏极。具体的漏极数可以根据设计需要而定。
本实施例中，所述p型离子可以是硼离子，但不局限于此。 参考图10、图IOA、图IOB，用灰化法及湿法刻蚀法去除光刻胶层220 ;接着于整个 半导体衬底200上形成光刻胶层222，对光刻胶层222进行曝光及显影工艺，定义出NM0S有 源区210的源极图形、第一漏极图形和第二漏极图形；以光刻胶层222为掩膜，沿源极图形、 第一漏极图形和第二漏极图形向NM0S有源区210的半导体衬底200中注入n型离子，形成 n型源极229a、第一 n型漏极229b及第二 n型漏极229c，所述n型源极229a、第一 n型漏 极229b及第二 n型漏极229c的深度比n型源/漏极延伸区218a深。
其中，第一n型漏极229b和第二n型漏极229c沿位线方向互相平行。另一实施 例，对光刻胶层220进行曝光及显影工艺，定义出NM0S有源区210的源极图形、第一漏极图 形、第二漏极图形和第三漏极图形；以光刻胶层220为掩膜，沿源极图形、第一漏极图形和 第二漏极图形向NM0S有源区210的半导体衬底200中注入n型离子，形成n型源极228a、 第一 n型漏极、第二 n型漏极和第三n型漏极。具体的漏极数可以根据设计需要而定。
本实施例中，所述n型离子可以是磷离子或砷离子，但不局限于此。
如图11和图11B所示，灰化法及湿法刻蚀法去除光刻胶层222。然后，进行快速热 退火工艺，使注入半导体衬底200中的离子扩散均匀。 在整个半导体衬底200上用化学气相沉积法形成隔离层，所述隔离层的材料为二 氧化硅；在隔离层上旋涂光刻胶层(未图示)，采用光刻技术，定义出第一 P型漏极228b及 第二 P型漏极228c之间的隔离区图形，第一 n型漏极229b及第二 n型漏极229c之间的隔 离区图形；以光刻胶层为掩膜，刻蚀隔离层至露出半导体衬底200，在第一 p型漏极228b及 第二P型漏极228c之间形成硅化金属阻挡区(Salicide Block, SAB) 230a，在第一 n型漏 极229b及第二 n型漏极229c之间形成硅化金属阻挡区(Salicide Block, SAB) 230b。
如图12和图12A所示，去除光刻胶层后，在整个半导体衬底200上用化学气相 沉积法形成接触层，所述接触层的材料为自对准多晶硅化物；再于接触层上形成光刻胶层 (未图示)，采用光刻技术，分别于栅极214a、214b，第一 p型漏极228b、第二 p型漏极228c、 第一 n型漏极229b及第二 n型漏极229c上形成接触窗图形。以光刻胶层为掩膜，刻蚀接 触层，在PM0S有源区208形成与栅极214a、第一 p型漏极228b和第二 p型漏极228c接触 的接触线232a ;在NM0S有源区210形成与栅极214b、第一 n型漏极229b及第二 n型漏极 229c接触的接触线232b 。 如图13和图13A所示，去除光刻胶层，在半导体衬底200、侧墙226、接触线232a、
232b、硅化金属阻挡区(Salicide Block, SAB) 230a、230b上形成刻蚀阻挡层233，形成方法
为等离子体增强化学气相沉积法，刻蚀阻挡层233的材料可以是氮氧化硅。 在刻蚀阻挡层233形成层间绝缘层234，所述层间绝缘234可以由位于层间绝缘
层234上的硼磷硅玻璃以其位于硼磷硅玻璃上的正硅酸乙酯组成，其中硼磷酸硅玻璃由化
学气相沉积法形成，正硅酸乙酯由等离子体增强化学气相沉积法形成。 在层间绝缘层234上形成光刻胶层(未图示)，经过曝光显影工艺，形成分别与
PM0S有源区208的栅极214a、源极228a、第一漏极228b及第二漏极228c位置对应的接触
孔图形，与NM0S有源区210的栅极214b、源极229a、第一漏极229b及第二漏极229c对应
的接触孔图形。以光刻胶层为掩膜，沿接触孔图形，用干法刻蚀法刻蚀层间绝缘层234，形成与PM0S有源区208的栅极214a、源极228a、第一漏极228b及第二漏极228c位置对应的 接触孔，与NMOS有源区210的栅极214b、源极229a、第一漏极229b及第二漏极229c对应 的接触孔。先与接触孔内壁沉积以钛和氮化钛为材料的扩散阻挡层，防止后续接触孔内的 导电物质扩散至层间绝缘层内。在层间绝缘层上形成导电层，且将导电层填充满接触孔内； 采用化学机械抛光法平坦化导电层至露出层间绝缘层，形成与PM0S有源区208的栅极214a 导通的导电插塞236b、与源极228a导通的导电插塞236a、与第一漏极228b导通的导电插 塞236c及与第二漏极228c导通的导电插塞236d，形成与NMOS有源区210的栅极214b导 通的导电插塞237b、与源极229a导通的导电插塞237a、与第一漏极229b导通的导电插塞 237c及第二漏极229c导通的导电插塞237d。 基于上述实施例形成的金属氧化物半导体场效应晶体管，包括半导体衬底200 ; 位于半导体衬底内的n型掺杂阱202、p型掺杂阱204 ;将n型掺杂阱202和p型掺杂阱204 隔离的隔离结构206 ;位于n型掺杂阱202上方与隔离结构206相邻的区域为PM0S有源区 208，位于p型掺杂阱204上方与隔离结构206相邻的区域为NMOS有源区210 ;栅介电层 212，位于PM0S有源区208与NMOS有源区210的半导体衬底200上。 栅极214a，位于PM0S有源区208的栅介电层212上；源/漏极延伸区218a，位于 栅极214a两侧的半导体衬底200内；源极228a、第一漏极228b及第二漏极228c分别位于 栅极214a两侧的半导体衬底200内，深度大于源/漏极延伸区218a，其中第一漏极228b 和第二漏极228c位于同侧，且沿位线方向互相平行；硅化金属阻挡区(Salicide Block, SAB)230a，位于第一漏极228b和第二漏极228c之间；接触线228a，位于栅极214a、源极 228a、第一漏极228b及第二漏极228c上。 栅极214b，位于NMOS有源区210的栅介电层212上；源/漏极延伸区218b，位于 栅极214b两侧的半导体衬底200内；源极229a、第一漏极229b及第二漏极229c分别位于 栅极214b两侧的半导体衬底200内，深度大于源/漏极延伸区218b，其中第一漏极229b 和第二漏极229c位于同侧，且沿位线方向互相平行；硅化金属阻挡区(Salicide Block, SAB)230a，位于第一漏极229b和第二漏极229c之间；接触线228b，位于栅极214b、源极 229a、第一漏极229b及第二漏极229c上。 偏移间隙壁216a，位于栅极214a、 214b侧壁；侧墙226，位于偏移间隙壁216a 上；刻蚀阻挡层233，位于半导体衬底200、侧墙226、接触线232a、232b、硅化金属阻挡区 (Salicide Block, SAB) 230a、230b上；层间绝缘层234，位于刻蚀阻挡层233上，且覆盖栅极 214a、214b。 导电插塞236b，位于层间绝缘层234内且与PM0S有源区208的栅极214a接通；导 电插塞236a，位于层间绝缘层234内且与源极228a连通；导电插塞236c，位于层间绝缘层 234内且与第一漏极228b导通；导电插塞236d，位于层间绝缘层234内且与第二漏极228c 导通；导电插塞237b，位于层间绝缘层234内且与NM0S有源区210的栅极214b导通，导电 插塞237a，位于层间绝缘层234内且与源极229a导通；导电插塞237c，位于层间绝缘层234 内且与第一漏极229b导通；导电插塞237d，位于层间绝缘层234内且与第二漏极229c导 通。 图14是在器件宽长比为20/4时，在第一漏极上加预定电压，第二漏极上加不同电 压时器件的输出特性曲线。如图14所示，当半导体器件的宽长比(Z/L)为20/4，栅极电压取定值时，在M0SFET的第一漏极上加偏置电压VD1为0. 6V，在第二漏极上所加偏置电压VD2 分别为0. 2V， 0. 4V， 0. 6V， 0. 8V， 1. 0V时，器件的漏电流会随器件的VD2偏置的不同发生变化， 即输出特性曲线也随VD2偏置的不同发生变化。 图15是在器件宽长比为20/2时，在第一漏极上加预定电压，第二漏极上加不同电 压时器件的输出特性曲线。如图15所示，当半导体器件的宽长比(Z/L)为20/2，栅极电压 取定值时，在MOSFET的第一漏极上加偏置电压VD1为0. 6V，当在第二漏极上所加偏置电压 VD2分别为0. 2V， 0. 4V， 0. 6V， 0. 8V， 1. OV时，器件的漏电流会随器件的VD2偏置的不同发生变 化，即输出特性曲线也随VD2偏置的不同发生变化。 图16是在器件宽长比为20/4时，在栅极上加预定电压，第二漏极上加不同电压 时器件的输出特性曲线。当半导体器件的宽长比(Z/L)为20/4，第一漏极电压取定值时， 在MOSFET的栅极上加偏置电压Ve为0. 6V，当在第二漏极上所加偏置电压VD2分别为0. 2V， 0. 4V，0. 6V，0. 8V，1.0V时，器件的输出特性曲线随VD2偏置的不同发生变化，输出特性曲线 也随VD2偏置的不同发生变化。 图17是在器件宽长比为20/2时，在栅极上加预定电压，第二漏极上加不同电压 时器件的输出特性曲线。当半导体器件的宽长比(Z/L)为20/2，第一漏极电压取定值时， 在MOSFET的栅极上加偏置电压Ve为0. 6V，当在第二漏极上所加偏置电压VD2分别为0. 2V， 0. 4V，0. 6V，0. 8V，1.0V时，器件的输出特性曲线随VD2偏置的不同发生变化，输出特性曲线 也随VD2偏置的不同发生变化。 由图14、图15、图16和图17可以看出，形成两个漏极，当在一个漏极加预定电压，
而另一漏极可以通过调制不同的电压来获得所需MOSFET的电性能，即通过电压的调制来
满足晶体管不同设计的需要，降低工艺成本以及制作时间，进一步提高了制作效率。 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术
人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应
当以权利要求所限定的范围为准备。
权利要求
一种金属氧化物半导体场效应晶体管的形成方法，其特征在于，包括提供半导体衬底，所述半导体衬底上形成有栅极，位于栅极两侧的侧墙及位于栅极两侧半导体衬底内的源/漏极延伸区；在栅极两侧的半导体衬底内分别定义源极区及沿位线方向互相平行的至少两个漏极区；向源极区和漏极区注入离子，形成源极和至少两个漏极；于半导体衬底上形成层间绝缘层，且层间绝缘层覆盖栅极；在层间绝缘层内形成分别与源极、栅极及漏极连通的导电插塞。
2. 如权利要求1所述金属氧化物半导体场效应晶体管的形成方法，其特征在于，向漏 极区注入离子，形成第一漏极和第二漏极。
3. 如权利要求1所述金属氧化物半导体场效应晶体管的形成方法，其特征在于，向漏 极区注入离子，形成第一漏极、第二漏极和第三漏极。
4. 如权利要求1所述金属氧化物半导体场效应晶体管的形成方法，其特征在于，所述 M0S晶体管的源/漏极延伸区导电类型为n型，注入离子是n型离子。
5. 如权利要求4所述金属氧化物半导体场效应晶体管的形成方法，其特征在于，所述n 型离子为磷离子或砷离子。
6. 如权利要求1所述金属氧化物半导体场效应晶体管的形成方法，其特征在于，所述 M0S晶体管的源/漏极延伸区导电类型为p型，注入离子是p型离子。
7. 如权利要求6所述金属氧化物半导体场效应晶体管的形成方法，其特征在于，所述p 型离子为硼离子。
8. 如权利要求1所述金属氧化物半导体场效应晶体管的形成方法，其特征在于，在形 成层间绝缘层之前，还包括在源极区及漏极区的半导体衬底上及栅极上形成接触层； 再于漏极区之间形成隔离层。
9. 如权利要求8所述金属氧化物半导体场效应晶体管的形成方法，其特征在于，所述 接触层材料为自对准多晶硅化物。
10. 如权利要求8所述金属氧化物半导体场效应晶体管的形成方法，其特征在于，所述 隔离层为硅化金属阻止区。
11. 一种金属氧化物半导体场效应晶体管，包括半导体衬底，位于半导体衬底上的栅 极，位于栅极两侧半导体衬底内的源漏极延伸区，位于栅极两侧半导体衬底内的源极和漏 极，所述源极和漏极比源/漏延伸区深度深，其特征在于，漏极至少有两个，且沿位线方向 互相平行，各漏极上分别对应连接有导电插塞。
全文摘要
一种金属氧化物半导体场效应晶体管及其形成方法。其中金属氧化物半导体场效应晶体管的形成方法，包括提供半导体衬底，所述半导体衬底上形成有栅极，位于栅极两侧的侧墙及位于栅极两侧半导体衬底内的源/漏极延伸区；在栅极两侧的半导体衬底内分别定义源极区及沿位线方向互相平行的至少两个漏极区；向源极区和漏极区注入离子，形成源极和至少两个漏极；于半导体衬底上形成层间绝缘层，且层间绝缘层覆盖栅极；在层间绝缘层内形成分别与源极、栅极及漏极连通的导电插塞。本发明降低了工艺成本以及制作时间，提高了制作效率。
文档编号H01L21/8234GK101770952SQ20081020538
公开日2010年7月7日 申请日期2008年12月31日 优先权日2008年12月31日
发明者肖德元 申请人:中芯国际集成电路制造(上海)有限公司