专利名称：在半导体衬底中形成的螺旋电感以及形成该电感的方法
技术领域：
本发明一般涉及电感，并尤其涉及在半导体衬底中形成的螺旋电感。
背景技术：
当前在无线通信的变革和对更小的无线通信装置的需求针对于无 线电通信电子装置的优化和小型化产生了重大成果。无源部件(例如电 感、电容器和变压器)，充当在这些装置的操作的一个必要的角色并因 而做出针对于减小这样无源部件的尺寸和改进其性能和制造效率的努 力。
分立的电感和电容器是#1使用在交流电和射频应用的电磁式部件， 例如振荡器，放大器和信号过滤器，以提供频率相关的作用。具体来说， 电感上的电压是电感与通过电感的电流的时间导数的乘积的函数。 一个 常规电感包括多匪线圈围绕由铁磁或绝M料构成的核心。虽然电感核 心不是必需的，但一个铁磁核心的使用例如增大电感值。电感也是线圉 匝数和核心截面积的函数(具体来说，电感与匝数的平方成比例)。常规 分立电感形成一个螺旋(也称为螺线管形状)或环形线圈。核心一般由包 括多个磁畴的钢、钴或镍(或铁磁合金)形成。孝皮^供给电感的电流在核 心材料中感应出一个磁场，磁畴排列并增加在材料的磁导率，这增大了 电感。
在半导体工业中的发展多年来针对于在减少的尺寸上制造更高性 能的装置。半导体电路设计和制造的一个挑战是在半导体器件中集成高 性能电容器和电感。理想地，使用在半导体制造技术中常规的方法和程
序将这些部件形成于一个半导^H"底的相对小的表面上。但是，与有源 装置的特征尺寸和线宽相比，电感和电容器比较大并且不容易集成在典 型地在亚微米范围有特征尺寸的半导体器件中。
多数形成于半导^t底表面的电感为螺旋形状，其中螺旋平面与衬 底表面是平行的。许多形成螺旋电感的巳知技术，例如施加掩模、构图 并蚀刻在村底表面上形成的导电性材料层。多个互连的螺旋电感也可能 形成以提供所希望的电感特性和/或筒化制造处理。例如，见美国专利
第6， 429, 504号描述一个多层螺旋电感和第5610433号y〉开从每层包 括两个或更多线圈的多个层形成一个有高Q因子高值电感。该线圏在 多个的层中以串联的形式互连。
Q(或品质因子)， 一个电感品质的重要指标，被定义为电感的电抗 与阻抗比。作为输入信号的频率，高Q电感(例如，具有低阻抗)呈现一 个窄Q峰，在此该"^发生在电感谐振频率。高Q电感在以窄带宽工作 的频率相关电路中的使用尤其重要。例如，增加工作在一个振荡器中 的电感的Q值，则减少了该振荡器的相位噪声，并将振荡器的频率限 制在一个更窄的频宽。由于Q值是电感阻抗的倒数函数，减小阻抗则 增加Q。使阻抗减到最小的已知技术是增加形成电感的导电性材料的截 面面积。但是，这样的导体可能在蚀刻、清洗和钝化步骤中出现困难， 并在半导体衬底上占据宝贵的空间。同样，当在电介质材料中，金属导
体之间形成间隙时出现困难，产生器件可靠性问题,因为间隙可能促进
局部电介质击穿并随之导致螺旋电感的短路。
形成于半导糾于底的表面的一个螺旋电感的磁场垂直于村底。该磁 场在半导体衬底中引起涡流并且形成于衬底中的导电性互连结构连接
有源的半导体区域。因为这些涡流是一种损松机制，它们增加电感阻抗 并因而降低电感的Q因子。为了避免这样的损耗，在相对低的工作频 率，通过以有源器件模拟一个电感，可以达到感应作用。但有源器件有 一个有限动态范围，向工作的电路注入不必要的噪音，并且在更高的工 作频无法提供可接受的感应作用。
限制涡流损耗的一个已知的技术在电感下方平行于电感安置一个导电的屏蔽。该导体缩短磁力线，减少在下方的半导#^于底材料中的涡 流。通过使用深沟道技术以移除该电感下方的硅的区域，也可以减小涡
流。这个技术，可能用于在包括双极型和CMOS晶体管(互^^r属氧化 物硅场效应晶体管)的集成电路中形成隔离区域，从晶片的前表面或顶 表面移除硅。增加电感和下方的硅之间的距离也降低涡流损耗。当这些 技#使用时，导致Q因子的少量改进。
发明内容
为了对半导体衬底上与有源器件连接的电感的制造提供更进一步 的改进，^皮提供用于形成这样一个电感的结构和处理包括一个半导M 底和该衬底上覆盖的一个电介质层。构成电感的导线被形成于电介质层 的一个上表面上。导线下方的半导#^于底的一个区域被移除。
一个半导体器件包括一个半导体衬底和该半导体衬底上覆盖的电
介质层。 一个连续的导体被布置在该电介质层上。半导体^H"底在连续导 体下方的至少一部分区域中形成一个开口。
当结合下列附图考虑下文描述内容时，当前发明可能更加容易地被 了解并且优点和用途更加清楚，其中
图1-14说明随着依照本发明的多个处理步骤完成的一个半导体结 构和电感。
依照通常习惯，多个所描述的装置特性不是按照比例来描绘的，而 描绘来强调关于本发明的特定特性，贯穿附图和正文，参考标号表示类 似元件。
具体实施例方式
如图1所示，才艮据本发明用于形成一个电感的一个处理开始，图l 说明集成电路半导##底10,常规地包括多个有源元件(没被显示)。依 照本发明的一个实施例，为了调节电感，有源元件不被形成于区域12
和14中。
电介质层40(—般具有3-5微米厚度)被形成于该硅衬底的一个上表 面42，随之形成窗口 44穿过电介质层40延伸到该衬底10的区域46 和48。该窗口被以已知的光刻掩模，构图和蚀刻处理形成。在随后处 理步骤中， 一个导电性材料层被形成，上表面覆盖了上表面45。在图l 说明的硅衬底区域中， 一个电感被形成于导电性材料层中，并且连接元 件(例如，鵠塞)被形成于窗口 44中，用于在该区域46和48中连接电感 和有源元件。
如图2所述， 一个钬层50被淀积在窗口 44中，并且在场效应区 52上，即，电介质层40的一个上表面。在窗口44的底表面53，钛层 50与有源区下敷设的^fe^应形成一个局部的硅化钛区域。这个硅化 物区域在有源区之间提供改善的导电性，并且互连的钨塞稍后形成于窗 口 44中。
接着氮化钛(TiN)层58被淀积于窗口 44中，并且在场效应区52上。 可知，氮化钛可以从例如电介质层40这样的氧基材料分层。钬层50作 为一个附着层以促进在氮化钬层58和场效应区52、侧壁56和底表面 53下方的电介质材料之间的结合。TiN层58作为下面敷设的钬层和用 于下述鴒淀积步骤中的氟基气体之间的隔离层，因为氟基气体与钛容易 发生反应。
如图3所示，通过化学气相淀积处理引入六氟化鴒(WF6)和硅烷 (SiHU),钨层60被形成于窗口 44和场效应区52中。硅衬底10接着经 历一个化学4^抛光步骤，形成鹌塞62。见图4。
如图5所示，铝叠层66从底部到顶部包括，钛层67、氮化钬层68、 铝层69和抗>^射覆盖层70，被淀积在场效应区52上。铝叠层66的钛 层67和氮化钬层68，跟上述钬和氮化钛层50和58 —样为相同的目的 服务。
4吏用常规掩模、构图和蚀刻步骤，铝叠层66的某些区域被移除， 以在衬底10的一个区域上形成所希望导体形状，用于电感71，包括如 图6所示的多根铝导线66A。
在图6上没:帔显示的衬底10的其他区域中，导电性互连结构通过
施加掩模、构图和蚀刻步骤被形成于铝叠层66中，并且下面敷设的与 有源区接触的导电性鴒塞被形成于衬底10中。互连结构被称为金属1 层或第一金属化层，连接到下面敷设的鵠塞。熟练的技术人员可知，附 加的互连结构、导电通孔和金属化合物电介质层被形成覆盖在铝叠层 66上，以形成一个用于集成电路的完全互连系统。因而电感71的形成 方4更地集成在用于形成装置互连的处理中，因为电感可以随着该互连结 构的形成而形成。
如图7可见的平面图所示(图6沿着图7的线6-6的横截面视图)， 在这个实施例中的导线66A是线性的并且被以大约90度角横断，形成 一个线性螺旋形状的电感71。电感71的接线端76也许通过鴒塞62被 连接到在区域46和48中，下面敷设的有源器件。
一个弯曲的螺旋电感80如图8所示，可能也通过适当4^才莫、构图 和蚀刻铝叠层66的材料区域而形成。具有所希望得到的电感值的M电 感可能通过选择形成电感71的导体大小和几何形状的适当的选择而形
成o
在图6说明的本发明的实施例中，电感71被形成于金属1层或第 一金属化层中。在以下i兌明的其他实施例中，电感被形成于上层的金属 化层中。
依照本发明，电感71下面敷设的衬底10的区域12和14(指晶片的 后侧方)在电感71的形成以后被移除，形成空隙82。由此得出的结构被 在截面视图9和平面视图10中示出。材料蚀刻处理或激光显微机械加 工是可以用于移除区域12和14的已知4支术，该区域一般具有大约 300-500微米的厚度。虽然在图10中的空隙82有长方形形状，但这不 过是一个范例。 一个圆螺旋电感的空隙，例如，一M圆形的。在一个 实施例中，空隙82被以一种非导电性电介质或封装材料填充，例如环 氧树脂或聚酰亚胺。在一个实施例中在电感71的形成之前，空隙82被 形成于衬底10中，虽然这样技术也许更加困难，因为也许有必要用电 介质材料填充空隙，例如二氧化硅，以允许随后的覆盖层的形成。
如以上所讨论的，在电感71之下的半导体和导电性材料的缺乏降 ^f氐了电感感应的涡流并提高了电感的Q因子。
图11描述一个电感89的实施例，为扩大接线端76，在同一个金属 化层，例如导线66A中包括一个导电元件卯。在这个实施例中，该空 隙82比图9的实施例中的大，因此与图9的电感71相比，电感89的 Q因子增加了。
图12是图11中电感89的平面视图，采用图11的横截面视图和图 12的面11-11。
图13是电感92的一个横截面视图，其中两个接线端76与电感71 间隔开以允许形成一个与出现在之前描述的实施例中的空隙相比，更大 的空隙82。为了形成这个实施例， 一个金属化合电介质层94被淀积在 导线66A上，并且该金属化合电介质层94上覆盖的第二金属化层包括 一个形成于此的导电元件98。鴒塞100连接接线端76和导电元件98。 鴒塞102连接在衬底10中的导线98和一个有源区。随着两个接线端 76连接到电感92的范围外的一个有源区，空隙82可以基本上包围电 感92以下的整个区域。
熟练的技术人员可知，集成电路一般包括被形成于半导体村底中的 多个金属化层用于互连i殳备的有源区。所提到的这些层一般以一个数字 标志前面加一个字母"M"来表示，例如金属化层一(M1),在本发明的 一个实施例中， 一个电感被形成于较高的金属化层中(即，在M1之上)， 与向上地和/或向下地延伸用于连接电感接线端和装置有源区或其他导 电结构的钨塞。
一般， 一个第五金属化层(M5)距离该半导W于底10约5微米。 因此形成在其中的电感距离该衬底10约5微米。观察发现(根据本发 明的教导)以该电感和该衬底之间5微米的间隔对下面敷设的村底材料 的移除改善了电感的Q。观察发现，上述已知的损耗衬底的作用由等于 电感最小直径的一个电感-衬底间隔距离所决定。代表性的电感直径可 以在50-100微米的范围内。因而本发明的教导可能方便地#_使用于形 成于任何金属化层中的电感上，因为所有金属化层都在半导体村底的IOO孩沐中。
图14是说明本发明应该实施例的横截面视图，其中应该电感120 被形成于集成电路装置的第三金属化层或M3中。图14不说明以上实 施例中显示的某些辅助层(例如，钬和氮化钬)。 一个半导##底122包 括多个依照先有技术形成的有源器件(未显示)。导电通孔124被形成 于电介质层126中。第一金属化层(M1)包括形成于一个金属化合电介质 层132中用于连接导电通孔124和上面覆盖的导电通孔130的导电结构 128。 4支术上已知，导电结构也从图14的交叉位置的平面向内和向外延 伸。
第二金属化层(M2)包括覆盖的导电通孔130并连接到形成于一个 金属化合电介质层144中的导电通孔142的导电结构140。第三金属化 层包括电感120和的一个导电结构146，它们同时由在该金属化合电介 质层144上形成的导电层上执行的已知的掩模、构图和蚀刻步骤所形 成。附加的金属化层和金属化合电介质层(在图14中未显示)可以形 成于所示的结构上。
在该金属化合电介质层144形成之前，空隙被使用常规的施加掩 模、构图和蚀刻步骤形成于区域150中，在该电感120下方。在金属化 合电介质层144的形成之前，空隙被以二氧化硅(电介质材料)或其船目 对低，损耗材料填充。才艮据以上教导，在其它实施例中(图14中未显示) 衬底122在电感120之下的区域也被移除。在上述的实施例中，在电感 120之下的半导体和金属化层的除去减少涡流损耗并改进电感Q因子。
所描述的一种结构和处理对于在一个半导体村底上形成电感是有 用的。虽然本发明的具体应用已经说明，在此被公开的主要内容提供用 于以多种方式以及在多种电路结构中实施本发明的Jji出。在本发明的范 围内可能做出多种变更。本发明仅仅由以下的权利要求所限制。
权利要求
1.一种半导体器件，包括半导体衬底；形成于该半导体衬底中的多个有源区；覆盖该半导体衬底的电介质层；覆盖在该电介质层上的一个或多个导电互连层；形成于其中一个导电互连层中的连续导体；其中，该半导体衬底在该连续导体下方的一个区域中形成有第一开口，而且，该连续导体下方的一个或多个导电互连层中的至少一个在该连续导体下方的一个区域中形成有第二开口。
2. 根据权利要求l所述的半导体器件，还包括布置在第二开口 中的、从非导电材料和非半导体材料中选择的材料。
3. 根据权利要求1所述的半导体器件，还包括布置在一个或多 个导电互连层的连续层之间的电介质层。
4. 根据权利要求1所述的半导体器件，还包括导电通孔，其中， 该连续导体包括第一和第二端子，并且其中，该导电通孔将第一和第 二端子中的每一个电连接到所述多个有源区之一。
5. 根据权利要求1所述的半导体器件，还包括导电通孔，其中， 该连续导体包括第一和第二端子，并且其中，该导电通孔将第一和第 二端子中的每一个电连接到所述一个或多个导电互连层之一。
6. 根据权利要求1所述的半导体器件，还包括第一和第二导电通 孔，其中，该连续导体包括第一和第二端子，并且其中，该第一导电 通孔将第 一端子电连接到所述多个有源区之一 ，以及该第二导电通孔 将第二端子电连接到所述导电互连层之一。
7. 根据权利要求1所述的半导体器件，还包括被布置在该开口 中的、选自非导电材料和非半导体材料中的材料。
8. —种半导体器件，包括其中形成有有源区的半导体衬底； 覆盖在半导体衬底上的电介质层； '该电介质层中在该E勺、 导电通孔；导线，其包括形成于该上表面上的电感以及还包括第一和第二端 子，其中，第一和笫二端子中的每一端子与一个导电通孔电连接；以 及其中，该半导体衬底包括至少一部分导线下方的开口。
9. 根据权利要求8所述的半导体器件，其中，被布置在所述开口 中的材料是从电介质材料和结合材料中选择的。
10. 根据权利要求8所述的半导体器件，其中，所述半导体衬底 还包括上表面和下表面，以及其中，所述开口在至少一部分导线下 方从所述上表面延伸到所述下表面。
全文摘要
形成于半导体衬底上的电感，包括有源区器件区。该电感包括形成于该半导体衬底上覆盖的电介质层上的导线。该导线被构图并被蚀刻成所希望的形状，在一个实施例中为一个平面螺旋。在该电感下的衬底的一个区域被移除以降低电感的Q因子。
文档编号H01L21/768GK101345242SQ200810210288
公开日2009年1月14日 申请日期2004年8月4日 优先权日2003年8月22日
发明者斯蒂芬·W·唐尼, 爱德华·B·哈里斯 申请人:艾格瑞系统有限公司