半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件以及制造该半导体器件的方法。
背景技术：
电容器是一种基础器件，并以通用的方式用作去耦电容器或升压 电路。电容器的基本特性包括每单位面积的电容。这是由于电容器的 每单位面积的较大的电容使获得期望电容所需的面积减小。具体来说， 用于稳定源电压的去耦电容器需要大的占用面积(footprint)，由此， 增大电容器的每单位面积的电容有效地有助于减小芯片的面积。
图9是一般用作电容器的栅极电容器的截面图。图9所示的栅极 电容器包括基底201、设置在基底201上的绝缘层202和设置在绝缘层 202上的导电层203。
可以在例如JP-A No.2005-353657中发现用于提高栅极电容的技术。
图10示出了在所引用的文献中描述的半导体芯片的结构。图10 所示的器件包括基底301;隔离区，包括形成在基底上的第一沟槽 302a，以及埋在第一沟槽中的绝缘层303、 304;电容区，具有下电极， 其中，下电极由形成在除了隔离区之外的基底上的第二沟槽302b和扩 散层305组成，扩散层305形成在包括第二沟槽302b的区域上。在这
样的结构中，第二沟槽302b的内部能够用作形成在电容区中的电容器 的有效面积的一部分。这种构造能够显著地减小基底上的电容器的占 用面积，而不损害电容量。结果，能够实现半导体器件的较高水平的 集成度和芯片密度。
此外，JP-A No. 2000-332101公开了一种结构，在该结构中，在基 底中设置包括单个部分(segment)的沟槽和包括多个连续部分的沟槽。
JP-ANo. S60-148164公幵了一种结构，该结构包括隔离沟槽和设 置在该隔离沟槽各侧上的存储器电容器，其中，在基底中以不同的深 度形成沟槽。
JP-ANo.H01-l 19055公开了一种形成电容器的方法，该方法包括 在基底的凹陷部分的侧壁上形成栅电极；去除该凹陷部分的底部上的 栅极绝缘层；选择性地去除基底，以形成凹陷部分；以及形成电容器， 以填充凹陷部分。 JP-ANo. 2005-353657 [专利文献2] JP-A No. 2000-332101 [专利文献3] JP-A No. S60-148164 [专利文献4] JP-A No. H01-l 19055
在图9所示的栅极电容器中， 一旦独特地确定电容层厚度，基底 的主表面上的每单位面积的电容的表面积不发生改变，换言之，每二 维单位面积的电容不发生改变。另一方面，在根据专利文献1的栅极 电容器中，利用沟槽的侧壁，每二维单位面积的有效电容增加。
然而，根据专利文献1的技术仍然具有改进的空间，即，通过增 加最小数目的制造步骤来增加电容器的有效面积。

发明内容
在一个实施例中，提供了一种半导体器件，该半导体器件包括 基底；
电容器和隔离绝缘层，设置在所述基底的表面附近； 其中，所述基底包括
多个第一凹陷部分，设置在所述基底的主表面上；
第二凹陷部分，设置在除了设置有所述第一凹陷部分之外的区域 中的所述基底的所述主表面上；
第三凹陷部分，设置在所述多个第一凹陷部分的至少一个的底部 上；所述第二凹陷部分和所述第三凹陷部分一般具有相同的深度；
所述电容器设置在包括至少一个所述第一凹陷部分和设置在其中 的所述第三凹陷部分的区域上，以及所述隔离绝缘层被设置成填充剩 余的第一凹陷部分；并且
所述第二凹陷部分填充有栅电极的至少一部分。
在另一实施例中，提供了一种半导体器件的制造方法，该方法包 括选择性地去除基底，并在所述基底的主表面上形成多个第一凹陷 部分；在所述多个第一凹陷部分中埋入绝缘层；
从所述多个第一凹陷部分中的至少一个中去除所述绝缘层，以暴 露该第
一凹陷部分的内壁；
选择性地去除所述多个第一凹陷部分中的至少一个中的基底，以
形
成第三凹陷部分，并选择性地去除在除了设置有所述第一凹陷部 分之外的区域中的所述基底，以在所述主表面上形成第二凹陷部分， 其中，第二凹陷部分的深度通常与第三凹陷部分的深度相同；
形成电容绝缘层，以覆盖所述第一凹陷部分中的至少一个的内壁 和第三凹陷部分的内壁，并形成栅极绝缘层，以覆盖第二凹陷部分的 内壁；以及
在至少一个第一凹陷部分和第三凹陷部分中形成上电极，以覆盖
电容绝缘层并填充所述至少一个第一凹陷部分和所述第三凹陷部分， 并在栅极绝缘层上形成栅电极，以填充第二凹陷部分。
在由此构造的半导体器件中，在深度与用作隔离区的第一凹陷部 分相同的凹陷部分中还设置第三凹陷部分，并且去耦电容器设置在包 括第三凹陷部分的第一凹陷部分中。另外，在基底的主表面上设置与 第三凹陷部分的深度相同的第二凹陷部分，并将栅电极埋入第二凹陷 部分中。由于里面设置有去耦电容器的凹陷部分包括第一凹陷部分和 第三凹陷部分，能够增加主表面上的每单位面积的去耦电容器的有效 面积。从制造工艺来看，用作隔离区的第一凹陷部分和里面设置有去 耦电容器的第一凹陷部分能够通过相同的工艺一次形成。另外，在栅 电极的形成工艺中，能够以与形成第二凹陷部分的步骤相同的步骤来 在第一凹陷部分中形成第三凹陷部分。因此，本发明使得能够增加去 耦电容器的有效面积，而不增加制造步骤的数目。
在本发明中，电容器可以是去耦电容器或升压/降压(boost/buck)
在又一实施例中，提供了一种半导体器件，该半导体器件包括 第一凹陷部分，在基底上开口； 第二凹陷部分，形成在第一凹陷部分的外部； 第三凹陷部分，在第一凹陷部分内部开口； 电容绝缘层，设置成覆盖第一凹陷部分和第三凹陷部分； 上电极，形成在所述电容绝缘层上； 绝缘层，设置成覆盖所述第二凹陷部分； 栅电极，形成在所述绝缘层上，以覆盖所述第二凹陷部分； 其中，所述第二凹陷部分和所述第三凹陷部分通常具有相同的口 径(bore)和深度；以及
所述电容绝缘层和所述上电极构成电容器，且所述基底用作下电极。
由此构造的半导体器件还可包括第四凹陷部分，第四凹陷部分的 深度与用作隔离区的第一凹陷部分的深度相同。另外，第一凹陷部分 可以以预定的间隔位于隔离区之间的区中。这样的结构防止在化学机
械抛光(下文中被称作CMP)工艺中由于碟形凹陷(dishing)导致的 损坏。另外，可以在第一凹陷部分中设置多个第三凹陷部分。
本发明能够增加去耦电容器的有效面积，同时抑制制造步骤的数 目的增加。


从下面结合附图的描述中，本发明的以上和其它目的、优点和特
征将更清楚，其中
图1是示出了根据实施例的半导体器件的结构的截面图2是用于说明图1所示的半导体器件的制造工艺的截面图3A和图3B是用于说明图1所示的半导体器件的制造工艺的截
面图4A和图4B是用于说明图1所示的半导体器件的制造工艺的截
面图5是示出了图1所示的半导体器件的示意性平面图； 图6是示出了根据另一实施例的半导体器件的结构的截面图； 图7A和图7B是用于说明图6所示的半导体器件的制造工艺的截
面图8是示出了图6所示的半导体器件的示意性平面图； 图9是示出了传统半导体器件的结构的截面图；以及 图IO是示出了另一传统的半导体器件的结构的截面图。
具体实施例方式
现在，在这里将参照示例性的实施例来描述本发明。本领域的技 术人员将认识到，能够利用本发明的教导来获得许多可选的实施例， 且本发明不限于为了说明目的而示出的实施例。
在下文中，将参照附图来描述根据本发明的半导体器件的示例性 实施例及其制造方法。在所有的附图中，将以相同的参考数字来表示 相同的构件，且将不重复对其的描述。
图1是根据该实施例的半导体器件的结构的截面图。图1所示包 括设置在基底(硅基底101)上的隔离区、去耦电容器和凹陷栅结构的 晶体管。更详细地说，半导体器件100包括第一凹陷部分102，在基 底(硅基底101)上开口；第二凹陷部分116，形成在第一凹陷部分102 外部；第三凹陷部分106,在第一凹陷部分102中开口；电容绝缘层 109，形成为覆盖第一凹陷部分和第三凹陷部分；上电极110，形成在 电容绝缘层109上；栅极绝缘层108，形成为覆盖第二凹陷部分116;
以及栅电极111，形成在栅极绝缘层108上，以覆盖第二凹陷部分116。 第二凹陷部分116和第三凹陷部分106通常具有相同的口径和深度， 以及电容绝缘层109和上电极110组成去耦电容器，且硅基底101用 作下电极。在该实施例中，电容器被示例为去耦电容器，然而实际上， 电容器可以是升压电路等中采用的电容器，而不限于去耦电容器。此 外，半导体器件100还可包括厚度与第一凹陷部分102深度相同的第 四凹陷部分(未示出)，其将用作隔离区。另外，优选的是，在隔离 沟槽(第四凹陷部分)之间的区域中，以预定间隔设置多个第一凹陷 部分102。这样的结构有效地防止了由于形成隔离层的CMP工艺由碟 形凹陷导致的损害。
下文中还将描述上述构件。在硅基底101上设置多个第一凹陷部 分102、第二凹陷部分116和第三凹陷部分106，其中，第一凹陷部分 102具有距离其主表面的第一深度，第二凹陷部分116设置在除了第一 凹陷部分102之外的区中并具有距离其主表面的第二深度，而第三凹 陷部分106设置在多个第一凹陷部分102中的至少一个中，并具有距 离第一凹陷部分102的底部的第三深度。应该注意的是，第三凹陷部分106的深度指距离第一凹陷部分102的底部的深度。
在包括至少一个第一凹陷部分102和设置在其中的第三凹陷部分 106的区上设置去耦电容器113，并且设置隔离绝缘层103以填充剩余 的第一凹陷部分102。
至于在硅基底101上形成的凹陷部分的深度，第二凹陷部分116 和第三凹陷部分106具有相同的深度。根据图1，多个第一凹陷部分 102的所有的深度都相同。同样，多个第二凹陷部分116的所有的深度 都相同，并且多个第三凹陷部分106的所有的深度都相同。此外，如 图1所示，第三凹陷部分106和第二凹陷部分116具有相同的口径。
这里，凹陷部分的"相同的深度/口径"意味着采用相同尺寸和图 案的掩模通过相同的工艺形成凹陷部分能够适度实现的近似，且由于 制造条件导致的正常范围内的波动是允许的。
去耦电容器113由硅基底101、上电极110、电容绝缘层109组成， 其中，上电极110被设置成填充至少一个第一凹陷部分102和设置在 其中的第三凹陷部分106，电容绝缘层109设置在第一凹陷部分102和 第三凹陷部分106与上电极IIO之间。
在晶体管区域101a中，栅极绝缘层108覆盖在硅基底101上形成 的第二凹陷部分116的整个内壁。在栅极绝缘层108上，设置栅电极 111以填充第二凹陷部分116。上电极IIO和栅电极111由相同的材料 构成。
在图1中，多个凹陷部分107设置在硅基底101上，其中，该凹 陷部分107包括第一凹陷部分102和第三凹陷部分106中的每个。此 外，多个凹陷部分107设置在平面上，并且对于多个第一凹陷部分102 共有地设置电容绝缘层109和上电极110。换言之，电容绝缘层109和
上电极110覆盖凹陷部分107的整个侧壁，也覆盖凹陷部分107之间 的区中的硅基底101的表面。
现在将在下文中描述半导体器件100的制造方法。半导体器件100 的制造工艺包括以下步骤。
选择性地去除硅基底101,并在硅基底101的主表面上形成多个第 一凹陷部分102。在多个第一凹陷部分102中埋入绝缘层(隔离绝缘层 103)。
从多个第一凹陷部分102中的至少一个中去除隔离绝缘层103，以 暴露凹陷部分的内壁。选择性地去除在多个第一凹陷部分102的该至 少一个中的硅基底101,以形成第三凹陷部分106;以及选择性地去除 在除了设置有第一凹陷部分102之外的区中的硅基底101，从而以与第 三凹陷部分106相同的深度在主表面上形成第二凹陷部分116。
形成电容绝缘层109，以覆盖该至少一个第一凹陷部分102的内壁 和第三凹陷部分106的内壁，并形成栅极绝缘层108，以覆盖第二凹陷 部分116的内壁。
在该至少一个第一凹陷部分102和第三凹陷部分106中形成上电 极110，以覆盖电容绝缘层109并填充该至少一个第一凹陷部分102和 第三凹陷部分106;以及在栅极绝缘层108上形成栅电极111，以填充 第二凹陷部分116。
参照图2至图4B，将详细地描述各个步骤。图2至图4B是用于 说明图1所示的半导体器件IOO的制造工艺的截面图。
首先参照图2，通过公知的浅沟槽隔离(下文中被称作STI)技术， 在硅基底101的主表面上形成多个隔离区。更详细地，通过蚀刻来选
择性地去除硅基底101，从而形成多个第一凹陷部分102。因为采用了
相同形状和尺寸的掩模图案，所以第一凹陷部分102被形成为相同的 深度和口径。形成绝缘层例如氧化硅层，来填充第一凹陷部分102，并 执行CMP工艺以去除形成在第一凹陷部分102外部的绝缘层。在该阶 段，得到填充在第一凹陷部分102中的隔离绝缘层103。
现在参照图3A，在硅基底101上形成抗蚀图案104，抗蚀图案104 的形状为覆盖多个第一凹陷部分102中的至少一个。为了形成抗蚀图 案104，可以采用公知的光刻工艺。
图3A所示的抗蚀图案104具有的形状使在相邻的多个第一凹陷部 分102上方设置有开口。
然后，选择性地去除没有被抗蚀图案104覆盖且被埋入第一凹陷 部分102内部的隔离绝缘层103的一部分，以形成没有填充有隔离绝 缘层103的第一凹陷部分102 (见图3B)。
为了去除隔离绝缘层103，可以采用己知的干法蚀刻或湿法蚀刻工 艺或其组合。
参照图3B，从没有被抗蚀图案104覆盖的第一凹陷部分102完全 去除隔离绝缘层103，从而暴露第一凹陷部分102的整个内壁。
然后，执行已知的光刻工艺，以在硅基底101的晶体管区域101a 上形成用于图案化第二凹陷部分116(凹陷栅极沟槽)的抗蚀图案105。 在这个步骤中，形成抗蚀图案105，使得在那些没有填充隔离绝缘层 103的第一凹陷部分102的底部上也形成开口 (图4A)。
随后，执行已知的干法蚀刻或湿法蚀刻工艺或其组合，以一次形 成第二凹陷部分116和在第一凹陷部分102的底部上的第三凹陷部分
106 (图4B)。这里，从光刻工艺的效率来看，当通过蚀刻形成第二凹 陷部分116和第三凹陷部分106时，优选的是，以相同的宽度(用于 沟槽)和直径(用于孔)形成与各个凹陷部分对应的掩模上的开口。 结果，第二凹陷部分116和第三凹陷部分106形成为具有相同深度和 相同宽度或口径的凹陷部分。
然后，利用掩模，分别在第二凹陷部分116上形成栅极绝缘层108， 并利用掩模在凹陷部分107和相邻凹陷部分107之间的区上形成电容 绝缘层109，其中，凹陷部分107包括第一凹陷部分102和第三凹陷部 分106。
掩模在对应于凹陷部分107、相邻的凹陷部分107之间的区以及第 二凹陷部分116的位置具有开口。
电容绝缘层109覆盖凹陷部分107的整个内壁和在凹陷部分107 之间的硅基底101的表面。因此，电容绝缘层109被形成为从第一凹 陷部分102的侧壁延伸到第三凹陷部分106的底部。另外，在栅极绝 缘层108和电容绝缘层109上，分别地形成栅电极111和上电极110。 结果， 一次形成栅电极111和去耦电容器113。
要注意的是，栅极绝缘层108和电容绝缘层109由相同的材料构 成，例如由氧化硅层构成。上电极110和栅电极111由相同的材料构 成，例如由多晶硅层构成。此外，在形成电容绝缘层109之前，在将 要形成去耦电容器113的区上可以选择性地注入预定的杂质，从而形 成扩散层。
通过上述工艺，得到作为电容器的基础结构的半导体器件100。此 后，通过已知的工艺来形成用于电连接到硅基底101和上电极110的 结构(例如，连接栓塞)，从而得到电操作的去耦电容器113。
前述的实施例提供了下面的有利效果。
在该实施例中，在位于将形成去耦电容器113的区中的第一凹陷
部分102的底部上还设置第三凹陷部分106，并且该第三凹陷部分106 具有与第二凹陷部分116相同的深度，其中，第二凹陷部分116是用 于栅电极111的凹陷部分。另外，在将形成去耦电容器113的区中的 硅基底101上形成的第一凹陷部分102与用作隔离区的第一凹陷部分 102具有相同的深度。这样的结构能够有效地增大去耦电容器113所占 用区域的每单位面积的去耦电容器113的表面积。进一步地，在隔离 区的沟槽内形成凹陷的栅极沟槽，通过将侧壁组分和底部组分相加， 导致电容器的有效面积增大。在该实施例中，进一步地，当通过蚀刻 来形成第三凹陷部分106时，应用凹陷栅极形成工艺，这样就不需要 执行用于形成去耦电容器113的另外步骤。
因此，根据该实施例，能够形成去耦电容器113而不造成制造步 骤的数目增加，除此之外，能够增大由此得到的去耦电容器113的表 面积。前述的工艺也能够增大去耦电容器113的表面积而不增加芯片 的尺寸，从而有效地抑制硅基底101的噪声以及由于凹陷的栅极结构 导致的栅电极111的端部的场浓度，因此实现了小尺寸而可靠的器件。 另外，能够增大电容器的每单位面积(芯片面积)的电容，这样能够减小 芯片面积，从而降低器件的成本。
同时，在根据参照现有技术描述的专利文献1的器件中，电容器 部分的有效面积只包括隔离沟槽。根据前述实施例，对比地，在半导 体器件的晶体管区中采用凹陷的栅结构，在与隔离沟槽一起形成的凹 陷部分(第一凹陷部分102)内还设置与凹陷栅沟槽具有相同深度的凹 陷部分(第三凹陷部分106)，这使得去耦电容器113的有效面积进一 步增大。因此，能够进一步增大去耦电容器113的每单位面积的电容， 使得能够以小的占用面积来保证足够的电容。
将通过特定的示例来说明与专利文献1对比的去耦电容器113的 表面积的增大。
采用根据图10所示的专利文献1的结构，并假设沟槽302b的深 度为200 nm且宽度为300 nm，如下做出有效面积的大致估计 300x300(底部组分)+200x300x4 (侧壁组分)=330000 nm2
另一方面，可以如下做出根据该实施例的有效面积的大致估计。 例如，假设第一凹陷部分102的深度为200 nm且宽度为300 nm，且第 二凹陷部分116和第三凹陷部分106的深度为100 nm且宽度为100 nm。
330000+100x100x4 (第三凹陷部分106和第二凹陷部分116的侧 壁组分)=370000 nm2
虽然实际上电容可以根据凹陷部分的倾斜度和其它因素而波动， 但是根据该实施例的结构实现了有效面积大致增加9%。
图5是半导体器件100的示意性平面图，该图示出了去耦电容器 113的平面布局图。在图5中，在硅基底101的主表面上以方形栅格图 案布置包括第三凹陷部分106的第一凹陷部分102。不受该图案的限制， 第一凹陷部分102可以以对角栅格图案来布置。
在该实施例中，用作去耦电容器113的下电极的扩散层被包括在 隔离区之间(未示出)。因此，适当地设计第一凹陷部分102的宽度 和节距能够调节栅极和扩散层的数据速率。在半导体器件的制造工艺 中，通常执行CMP工艺来使STI和栅极层平面化，然而，在CMP工 艺中在没有下面的图案的大面积区域内，趋于发生碟形凹陷效应，从 而与存在图案的区域相比执行过度抛光，而这会降低平坦度。碟形凹 陷效应经常在上层的金属处理中引起图案之间的短路。
在该实施例中，如上适当地布置去耦电容器113能够给予去耦电
容器113作为用于CMP工艺的虚设图案的功能。更详细地，不起电作
用的矩形扩散层和栅极图案可以位于没有设置图案的大面积区中，以
被作为CMP虚设图案釆用。考虑到数据速率，这样的布置使得能够设 计器件从而提高CMP工艺的均匀性。
半导体器件100包括不起电作用的虚设扩散层，并具有平面图布 局与该虚设扩散层的图案相同的扩散层图案。半导体器件100还包括 不起电作用的虚设栅极，并具有平面图布局与虚设栅极的图案相同的 栅极图案。
在下文中，将重点放在与前述实施例的不同。 [第二实施例]
图6是示出了根据第二实施例的半导体器件的结构的截面图。虽 然图6所示的半导体器件120的基本结构与图1所示的半导体器件100 的基本结构相近，但是去耦电容器113中的凹陷部分107的构造不同。 具体来说，在半导体器件120的去耦电容器113中， 一个第一凹陷部 分102包括多个第三凹陷部分106。
图7A和图7B是用于说明图6所示的半导体器件的制造工艺的截 面图。
首先执行参照图2至图3B描述的工艺，以在硅基底101上形成多 个第一凹陷部分102，并形成隔离绝缘层103以填充第一凹陷部分102， 但是从至少一个第一凹陷部分102中去除曾经填充的隔离绝缘层103。 在该实施例中，所有的第一凹陷部分102都具有相同的深度，但是将 设置去耦电容器113的第一凹陷部分102形成为具有比将用作隔离区 的第一凹陷部分102更大的口径。现在参照图7A,执行已知的光刻工艺来形成抗蚀图案105，以在 硅基底101的晶体管区101a中图案化第二凹陷部分116 (凹陷栅极沟 槽)。同时，在没有填充隔离绝缘层103的第一凹陷部分102的底部 上形成多个开口。
随后，执行已知的干法蚀刻或湿法蚀刻或其组合，以一次形成第 二凹陷部分116和第三凹陷部分106。这里，当通过蚀刻来形成第二凹 陷部分116和第三凹陷部分106时，从光刻工艺的效率来看，优选地， 以相同的宽度(用于沟槽)和直径(用于孔)形成对应于各个凹陷部 分的掩模上的开口。结果，第二凹陷部分116和第三凹陷部分106形 成为具有相同深度和相同宽度或口径的凹陷部分。
此后，执行上述实施例所描述的工艺，从而形成栅极绝缘层108 和电容绝缘层109，随后形成栅电极111和上电极110。图8是该实施 例中得到的半导体器件120的示意性平面图，该图示出了去耦电容器 113的平面图布局。在图8中，多个第三凹陷部分106以方形栅格图案 布置在一个第一凹陷部分102中。
该实施例也提供了与上述实施例类似的有利效果。
已经如上描述了本发明的实施例，然而，将理解的是这里只是示 例性的，可以采用各种其它的布置。
例如，虽然前述实施例示出第一凹陷部分102和第三凹陷部分106 是孔形的情况，但是凹陷部分可以是沟槽形状。在该情况下，例如， 第三凹陷部分106和第二凹陷部分116可以具有相同的宽度和相同的 深度，并且多个第一凹陷部分102可以具有相同的宽度和深度。
清楚的是，本发明不限于以上实施例，以及可以在不脱离本发明 的范围和精神的情况下进行修改和变化。
权利要求
1.一种半导体器件，包括基底；电容器和隔离绝缘层，设置在所述基底的表面附近；其中，所述基底包括多个第一凹陷部分，设置在所述基底的主表面上；第二凹陷部分，设置在除了设置有所述第一凹陷部分之外的区中的所述基底的所述主表面上；以及第三凹陷部分，设置在所述多个第一凹陷部分的至少一个的底部上；所述第二凹陷部分和所述第三凹陷部分通常具有相同的深度；所述电容器设置在包括至少一个所述第一凹陷部分和设置在其中的所述第三凹陷部分的区上方，并且所述隔离绝缘层被设置成填充剩余的第一凹陷部分；并且所述第二凹陷部分填充有栅电极的至少一部分。
2. 根据权利要求1所述的半导体器件， 其中，所述电容器包括-所述基底；上电极，设置成填充所述至少一个所述第一凹陷部分和设置在其 中的所述第三凹陷部分，以及电容绝缘层，设置在所述第一凹陷部分和所述第三凹陷部分与所 述上电极之间；并且所述上电极和所述栅电极实质上由相同的材料构成。
3. 根据权利要求l所述的半导体器件，其中，所述第三凹陷部分 和所述第二凹陷部分通常宽度和口径至少有一个相同。
4. 根据权利要求3所述的半导体器件，其中，所述第一凹陷部分 中的一个包括多个所述第三凹陷部分。
5. 根据权利要求3所述的半导体器件，其中，所述基底包括多个凹陷部分，所述多个凹陷部分分别包括所述第一凹陷部分和所述第三 凹陷部分中的每个中的一个。
6. 根据权利要求l所述的半导体器件，其中，所述电容器是去耦电容器。
7. 根据权利要求l所述的半导体器件，其中，所述电容器是升压/降压电容器。
8. —种制造半导体器件的方法，包括选择性地去除基底，并在所述基底的主表面上形成多个第一凹陷 部分；在所述多个第一凹陷部分中埋入绝缘层；从所述多个第一凹陷部分中的至少一个中去除所述绝缘层，以暴 露其内壁；选择性地去除在所述多个第一凹陷部分中的所述至少一个中的所 述基底，以形成第三凹陷部分，并选择性地去除在除了设置有所述第 一凹陷部分之外的区中的所述基底，以便以通常与所述第三凹陷部分 的深度相同的深度在所述主表面上形成第二凹陷部分；形成电容绝缘层，以覆盖所述第一凹陷部分中的所述至少一个的 所述内壁和所述第三凹陷部分的内壁，并形成栅极绝缘层，以覆盖所 述第二凹陷部分的内壁；以及在所述第一凹陷部分中的所述至少一个和所述第三凹陷部分中形 成上电极，以覆盖所述电容绝缘层，并填充所述第一凹陷部分中的所 述至少一个和所述第三凹陷部分，并在所述栅极绝缘层上形成栅电极以填充所述第二凹陷部分。
9. 一种半导体器件，包括 第一凹陷部分，在基底上开口；第二凹陷部分，形成在所述第一凹陷部分的外部； 第三凹陷部分，在所述第一凹陷部分内部开口；电容绝缘层，设置成覆盖所述第一凹陷部分和所述第三凹陷部分; 上电极，形成在所述电容绝缘层上； 绝缘层，设置成覆盖所述第二凹陷部分；以及 栅电极，形成在所述绝缘层上，以覆盖所述第二凹陷部分； 其中，所述第二凹陷部分和所述第三凹陷部分通常具有相同的口 径和深度；以及所述电容绝缘层和所述上电极构成电容器，且所述基底用作下电极。
10. 根据权利要求9所述的半导体器件，还包括用作隔离区的第 四凹陷部分，所述第四凹陷部分通常具有与所述第一凹陷部分相同的 深度。
11. 根据权利要求9所述的半导体器件，还包括多个第四凹陷部 分，其中，所述第一凹陷部分以预定的间隔位于相邻的所述第四凹陷 部分之间。
12. 根据权利要求9所述的半导体器件，其中，所述第一凹陷部 分包括多个所述第三凹陷部分。
全文摘要
本发明提供了一种半导体器件及其制造方法，在增加电容器有效面积的同时抑制制造步骤的数目增加。在半导体器件中，硅基底包括多个第一凹陷部分，具有距离其主表面的第一深度；第二凹陷部分，设置在除了第一凹陷部分之外的区中并具有距离主表面的第二深度；以及第三凹陷部分，设置在多个第一凹陷部分中的至少一个中，并具有距离第一凹陷部分的底部的第三深度。第二凹陷部分和第三凹陷部分具有相同的深度，而去耦电容器被设置成填充至少一个第一凹陷部分和设置在其中的第三凹陷部分，隔离绝缘层被设置成填充剩余的第一凹陷部分，并且第二凹陷部分填充有栅电极。
文档编号H01L21/82GK101364597SQ20081021025
公开日2009年2月11日 申请日期2008年8月11日 优先权日2007年8月9日
发明者真田和彦 申请人:恩益禧电子股份有限公司