薄膜晶体管的制造方法及显示装置的制造方法

专利名称：薄膜晶体管的制造方法及显示装置的制造方法
技术领域：
本发明涉及一种薄膜晶体管的制造方法。此外，本发明还涉及具有该 薄膜晶体管的半导体装置的制造方法，并且作为半导体装置，特别可以举
出显示装置。作为显示装置，可以举出液晶显示装置及EL显示装置。
背景技术：
近年来，由形成在具有绝缘表面的基板(例如，玻璃基板)上的半导
体薄膜(厚度为数nm 数百nm左右)构成的薄膜晶体管引人注目。薄膜晶 体管广泛地应用于如IC (集成电路)及电光装置那样的电子器件。尤其， 正在加快开发作为以液晶显示装置等为代表的图像显示装置的开关元件的 薄膜晶体管。
在液晶显示装置等图像显示装置中，作为开关元件，主要采用使用非 晶半导体膜或多晶半导体膜的薄膜晶体管。
使用非晶半导体膜的薄膜晶体管的迁移率低。S卩，其电流驱动能力低。 因此，当以使用非晶半导体膜的薄膜晶体管形成保护电路时，为了充分防 止静电破坏，不得不形成尺寸大的晶体管，存在阻碍窄边框化的问题。此 外，还有如下问题由于形成尺寸大的晶体管，电连接到栅电极的扫描线 和电连接到源电极或漏电极的信号线之间的寄生电容增大，而导致耗电量 的增大。
使用多晶半导体膜的薄膜晶体管与使用非晶半导体膜的薄膜晶体管相 比，其迁移率高出2个数量级以上，可以在同一基板上形成液晶显示装置的
像素部和其周边的驱动电路。然而，使用多晶半导体膜的薄膜晶体管与使 用非晶半导体膜的薄膜晶体管相比，由于半导体膜的晶化及杂质的引入(掺
杂)而制造工序变得复杂。因此，存在成品率低且成本高的问题。
作为多晶半导体膜的形成方法，已知如下技术通过光学系统将脉冲
振荡的准分子激光束加工为线状，在使线状激光束对非晶半导体膜一边扫 描一边照射来实现晶化。
此外，作为图像显示装置的开关元件，除了使用非晶半导体膜的薄膜
晶体管或使用多晶半导体膜的薄膜晶体管以外，还己知使用微晶半导体膜 的薄膜晶体管(例如，参照专利文件1 4)。
作为使用微晶半导体膜的薄膜晶体管的制造方法，己知如下技术在 栅极绝缘膜上形成非晶硅膜，在该非晶硅膜上形成金属膜，对该金属膜照 射二极管激光，将非晶硅膜改性为微晶硅膜。根据该制造方法，形成在非 晶硅膜上的金属膜只起到将二极管激光的光能转换为热能的作用，在后续 工序中被去掉。即，仅通过来自金属膜的传导加热来加热非晶硅膜，利用 该热量来形成微晶硅膜的方法(例如，参照非专利文件l)。日本专利特开平4-242724号公报 [专利文件2]日本专利特开2005-49832号公报 [专利文件3]美国专利第4409134号 [专利文件4]美国专利第5591987号 Toshiaki Arai等、SID 07 DIGEST、 2007、 1370-1373
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发明内容
本发明的目的在于提供一种截止电流小且电特性良好的薄膜晶体管的 制造方法。
本发明是一种具有背沟道部的薄膜晶体管的制造方法，其要点在于， 进行用于去掉在形成该背沟道部之后去掉了的抗蚀掩模的残渣等的蚀刻处 理。
本发明之一是一种薄膜晶体管的制造方法，其中，通过利用抗蚀掩模 进行蚀刻来在所述薄膜晶体管中形成背沟道部，去掉所述抗蚀掩模，蚀刻 所述背沟道部的一部分。
将本发明特别应用于反交错型薄膜晶体管即可。这是因为如下缘故 在很多情况下，在反交错型薄膜晶体管中，在背沟道部产生抗蚀掩模的残
渣。因此，本发明之一是一种薄膜晶体管的制造方法，其特征在于，在蚀 刻成为沟道形成区的部分或者与沟道形成区重叠的部分的杂质半导体层之 后，对该被蚀刻部分在半导体层露出的状态下进行干法蚀刻。即，本发明 的特征之一在于在形成背沟道之后，去掉抗蚀掩模，然后进一步进行蚀 刻。
在上述构成的本发明中，例如将非晶半导体层使用于半导体层即可。 如果使用微晶半导体层，则更理想。这是因为如下缘故由微晶半导体层 形成的薄膜晶体管有导通电流提高的趋势。然而，存在微晶半导体层的晶 粒的表面容易被氧化的问题。因此，在很多情况下，在沟道形成区的晶粒 的表面上形成氧化层。该氧化层成为载流子的迁移的障碍，存在导致薄膜 晶体管的电特性恶化(例如，迁移率的降低)。
于是，在使用微晶半导体层作为半导体层的情况下，优选设置缓冲层 来覆盖微晶半导体层。缓冲层由非晶半导体形成。微晶半导体层和使用于 缓冲层的非晶半导体层优选由相同材料形成。即，使用微晶半导体层作为 半导体层时的本发明的制造方法如下。
本发明之一是一种薄膜晶体管的制造方法，其特征在于，通过利用抗 蚀掩模进行蚀刻来在所述薄膜晶体管中形成背沟道部，去掉所述抗蚀掩模， 蚀刻所述背沟道部的一部分。
本发明之一是一种薄膜晶体管的制造方法，其特征在于，在栅电极层 上形成栅极绝缘层、半导体层以及杂质半导体层，在所述杂质半导体层上 选择性地形成第一抗蚀掩模，蚀刻所述半导体层以及杂质半导体层来形成 至少一部分与所述栅电极层重叠的岛状半导体层，去掉所述第一抗蚀掩模， 在所述栅极绝缘层以及所述岛状半导体层上形成导电层，在所述导电层上 选择性地形成第二抗蚀掩模，蚀刻所述导电层来形成源电极及漏电极层， 通过在留下所述第二抗蚀掩模的状态下蚀刻所述岛状半导体层的所述杂质 半导体层，从而使所述半导体层的一部分露出而形成背沟道部，去掉所述 第二抗蚀掩模，以所述源电极及漏电极层为掩模蚀刻所述背沟道部的表层 部。将该方法作为第一制造方法。
本发明之一是一种薄膜晶体管的制造方法，其特征在于，在栅电极层
上形成栅极绝缘层、半导体层以及杂质半导体层，在所述杂质半导体层上 选择性地形成第一抗蚀掩模，蚀刻所述半导体层以及杂质半导体层来形成 至少一部分与所述栅电极层重叠的岛状半导体层，去掉所述第一抗蚀掩模， 在所述栅极绝缘层以及所述岛状半导体层上形成导电层，在所述导电层上 选择性地形成第二抗蚀掩模，蚀刻所述导电层来形成源电极及漏电极层， 去掉所述第二抗蚀掩模，通过以所述源电极及漏电极层为掩模蚀刻所述岛 状半导体层的所述杂质半导体层，从而使所述半导体层的一部分露出而形 成背沟道部，蚀刻所述背沟道部的表层部。
本发明之一是一种薄膜晶体管的制造方法，其特征在于，在栅电极层 上形成栅极绝缘层、半导体层、杂质半导体层以及导电层，在所述导电层 上选择性地形成具有凹部的第一抗蚀掩模，通过蚀刻所述半导体层、所述 杂质半导体层以及所述导电层，在形成岛状半导体层以及该半导体层上的 导电层的同时，使所述第一抗蚀掩模的凹部到达所述导电层来形成第二抗 蚀掩模，通过蚀刻所述导电层来形成源电极及漏电极层，通过蚀刻所述岛 状半导体层的所述杂质半导体层，从而使所述半导体层的一部分露出而形 成背沟道部，去掉所述第二抗蚀掩模，通过以所述源电极及漏电极层为掩 模蚀刻所述背沟道部的表层部。
本发明之一是一种薄膜晶体管的制造方法，其特征在于，在栅电极层 上形成栅极绝缘层、半导体层、杂质半导体层以及导电层，在所述导电层 上选择性地形成具有凹部的第一抗蚀掩模，通过蚀刻所述半导体层、所述 杂质半导体层以及所述导电层，在形成岛状半导体层以及该半导体层上的 导电层的同时，使所述第一抗蚀掩模的凹部到达所述导电层来形成第二抗 蚀掩模，通过蚀刻所述导电层来形成源电极及漏电极层，去掉所述第二抗 蚀掩模，通过蚀刻所述岛状半导体层的所述杂质半导体层，从而使所述半 导体层的一部分露出而形成背沟道部，以所述源电极及漏电极层为掩模蚀 刻所述背沟道部的表层部。
在上述构成的本发明中，优选以无偏向的方式蚀刻所述背沟道部的一 部分。这是为了降低对于背沟道部的损伤。
在上述构成的本发明中，优选通过与形成所述背沟道部时使用的气体
相同种类的气体来蚀刻所述背沟道部。如果通过与形成所述背沟道部时使 用的气体相同种类的气体来蚀刻(稍微蚀刻；slight etching)所述表层 部，则可以提高生产能力。作为这里使用的气体，例如可以举出氯气。
在上述构成的本发明中，优选通过脉冲放电来蚀刻所述背沟道部。这 是为了进一步降低对于背沟道部的损伤。
在上述构成的本发明中，优选的是，所述半导体层由微晶半导体层和 非晶半导体层的叠层构成，所述非晶半导体层设置于所述半导体层的接触 所述杂质半导体层的一侧。通过将本发明应用于这种结构的薄膜晶体管， 可以进一步降低截止电流。
通过上述构成的本发明的制造方法而制造的薄膜晶体管所具有的源电 极及漏电极层形成与其连接的像素电极层，该像素电极层由具有透光性的 导电性材料形成。
作为通过上述第一制造方法制成的薄膜晶体管，半导体层由微晶半导 体层及非晶半导体层构成的薄膜晶体管中，具有栅电极层、覆盖栅电极层 地设置的栅极绝缘层、设置在栅极绝缘层上的半导体层、由接触半导体层 上的一部分地设置的第一部分及接触所述第一部分地设置的第二部分构成 的源区及漏区、接触所述源区及漏区上地设置的所述源电极及漏电极，与 所述源区及漏区重叠的所述非晶半导体层比与沟道形成区重叠的所述非晶 半导体层厚，所述源区及漏区的第一部分的侧面与所述源电极及漏电极大
致位于同一平面上，所述源区及漏区的第二部分的侧面与所述非晶半导体 层的侧面大致位于同一平面上。
通过采用上述结构，即在微晶半导体层上设置缓冲层的反交错结构， 导通电流主要流过沟道形成区中的与栅极绝缘层的界面附近(距界面数十 nm以下的区域)，而截止电流主要流过沟道形成区的远离栅极绝缘层的一 侧的表层(以下，称为背沟道部)。因为微晶半导体的迀移率高，所以可 以提高导通电流，因为作为缓冲层的包含氢的非晶半导体层相当于薄膜晶 体管的背沟道部，具有高电阻，所以可以降低截止电流。因此，通过在接 触栅极绝缘层的一侧形成微晶半导体层，在背沟道部形成非晶半导体层， 在去掉抗蚀掩模之后蚀刻该背沟道部，可以制造导通电流高且截止电流低 的薄膜晶体管。
此外，优选在微晶半导体层和源区及漏区之间也具有缓冲层。缓冲层 防止微晶半导体层的氧化，发挥高电阻区域的作用。因为在微晶半导体层 和源区及漏区之间具有设置有凹部的缓冲层，所以可以制造迁移率高、漏 电流小且绝缘耐压高的薄膜晶体管。通过降低薄膜晶体管的源区及漏区之 间的漏电流，可以降低截止电流。
在本发明中，设置缓冲层的情况下，在蚀刻杂质区之后的抗蚀膜的剥 离及洗涤之后，在与沟道形成区重叠的区域的缓冲层露出的状态下进行干 法蚀刻。此外，通过设置缓冲层，可以防止微晶半导体层的氧化，可以防 止薄膜晶体管的电特性的退化。
如上所述，通过设置缓冲层，可以采用生产性高的沟道蚀刻型的制造 工艺。
还有，在本说明书中，对于层叠膜的各层，有时不对膜和层特别地区 别使用。
还有，在本说明书中，将如下的层称为LPSAS层在形成通过成膜而取 得的微晶半导体层之后，对微晶半导体层照射激光束，使其进行结晶生长 而取得的层。
通过本发明，可以制造截止电流小的薄膜晶体管。通过降低截止电流， 可以制造开关特性良好的薄膜晶体管。
艮P，可以低成本且成品率好地制造电特性良好且可靠性高的薄膜晶体 管。此外，对于通过应用本发明而制成的薄膜晶体管，在同一基板上，元 件之间的电特性的偏差小。
此外，可以制造漏极电压的变化所导致的漏极电流的变化小的薄膜晶 体管。
此外，当薄膜晶体管的沟道长度小时，也可以降低V「Id曲线的上升时 的截止电流。
因为应用本发明的薄膜晶体管的S值小且开关特性良好，所以通过将该 薄膜晶体管应用于显示装置，可以提高显示装置的对比度，可以降低耗电 量。此外，因为元件之间的电特性的偏差小，所以可以制成显示偏差小的
显示装置。
还有，S值是指源电极和漏电极之间的电流(亚阈值电流)增加一个数
量级所需的栅极电压，s值越小，亚阈值电流相对于栅电压的斜率越大，开
关特性就越好。
因此，通过将应用本发明的薄膜晶体管应用于显示装置，可以提高显 示装置的图像质量。


图l是说明应用本发明的薄膜晶体管的结构的一例的图。
图2是说明本发明的薄膜晶体管的制造方法的一例的图。
图3是说明本发明的薄膜晶体管的制造方法的一例的图。
图4是说明本发明的薄膜晶体管的制造方法的一例的图。
图5是用于本发明的薄膜晶体管的制造的等离子体CVD装置的俯视图。
图6是定义在本说明书中的斜坡角的图。
图7是说明本发明的薄膜晶体管的制造方法的一例的图。
图8是说明本发明的薄膜晶体管的制造方法的一例的图。
图9是说明本发明的薄膜晶体管的制造方法的一例的图。
图10是说明本发明的薄膜晶体管的制造方法的一例的图。
图ll是说明本发明的薄膜晶体管的制造方法的一例的图。
图12是说明本发明的薄膜晶体管的制造方法的一例的图。
图13是说明本发明的薄膜晶体管的制造方法的一例的图。
图14是说明应用本发明的薄膜晶体管的结构的一例的图。
图15是说明应用本发明的薄膜晶体管的结构的一例的图。
图16是说明应用本发明的薄膜晶体管的结构的一例的图。
图17是说明本发明的薄膜晶体管的制造方法的一例的图。
图18是说明本发明的薄膜晶体管的制造方法的一例的图。
图19是说明可以应用本发明的液晶显示装置的图。
图20是说明可以应用本发明的液晶显示装置的图。
图21是说明可以应用本发明的液晶显示装置的图。
图22是说明可以应用本发明的液晶显示装置的图。
图23是说明可以应用本发明的液晶显示装置的图。
图24是说明可以应用本发明的液晶显示装置的图。
图25是说明可以应用本发明的液晶显示装置的图。
图26是说明可以应用本发明的液晶显示装置的图。
图27是说明可以应用本发明的液晶显示装置的图。
图28是说明可以应用本发明的液晶显示装置的图。
图29是说明可以应用本发明的液晶显示装置的图。
图30是说明可以应用本发明的液晶显示装置的图。
图31是说明可以应用本发明的液晶显示装置的图。
图32是说明可以应用本发明的液晶显示装置的图。
图33是说明可以应用本发明的发光装置的图。
图34是说明可以应用本发明的发光装置的图。
图35是说明可以应用本发明的显示装置的结构的框图。
图36是说明本发明的液晶显示面板的俯视图及截面图。
图37是说明本发明的发光显示面板的俯视图及截面图。
图38是说明使用本发明的发光装置的电子设备的立体图。
图39是说明使用本发明的发光装置的电子设备的图。
图40是示出应用本发明而制成的薄膜晶体管的电特性的图。
符号的说明
100 基板
102 栅电极层
104栅极绝缘层
106 半导体层
108 缓冲层
110 源区及漏区
112 源电极及漏电极层
114 绝缘层
116 开口部
118像素电极层
121抗蚀掩模
122抗蚀掩模
126抗蚀掩模
131抗蚀掩模
136抗蚀掩模
137抗蚀掩模
186晶体管
200装载室
201反应室
202反应室
203反应室
204反应室
205卸载室
210共通室
211传送单元
212闸阀
218
219
222基板
224层
300基板
301基板
302配线
304配线
305配线
316配线
318配线
320绝缘层
322 绝缘层
323 开口部
324 像素电极
325 狭缝
326 像素电极 328薄膜晶体管 329薄膜晶体管
330 保持电容部
331 保持电容部
332 遮光层 334着色层 336 着色层 338 着色层 340 对置电极 342 间隔物 344 突起 346 取向膜 348 取向膜
350 液晶层
351 液晶元件
352 液晶元件
400 基板
401 基板
402 配线
403 配线 406 绝缘层 409 配线 416 配线 418 配线 419 配线
420 绝缘层
422 绝缘层
423 开口部
424 像素电极 425狭缝
426 像素电极
427 开口部 428薄膜晶体管 429薄膜晶体管 430 保持电容部 431保持电容部 432 遮光层
436 着色层
437 平坦化层 440 对置电极 441狭缝 446 取向膜 448 取向膜
450 液晶层
451 液晶元件
452 液晶元件
500 基板
501 基板
502 配线 504 配线
506 第一绝缘层
507 像素电极 510 源区
516配线
518配线
520绝缘层
523开口部
524像素电极
525狭缝
528薄膜晶体管
532遮光层
536着色层
537平坦化层
546取向膜
548取向膜
550液晶层
600基板
601基板
602扫描线
606绝缘层
607像素电极
609配线
610源区
615电容电极
616配线
618配线
620绝缘层
623开口部
624像素电极
628薄膜晶体管
632遮光层
633开口部
636着色层
637平坦化层
646取向膜
648取向膜
650液晶层
700基板
701基板
702配线
704配线
715配线
716配线
718配线
723开口部
724像素电极
728薄膜晶体管
732遮光层
736着色层
737平坦化层
740对置电极
746取向膜
748取向膜
750液晶层
800基板
801薄膜晶体管
802薄膜晶体管
803绝缘层
804绝缘层
805导电层
806间隔壁
807 发光层
808 导电层
809 发光元件
810 保护层
821驱动用晶体管
822 发光元件
823 阴极
824 发光层
825 阳极
831驱动用晶体管
833 阴极
834 发光层
835 阳极
836 遮光层
837 导电层
841驱动用晶体管
843 阴极
844 发光层
845 阳极 847 导电层
850 像素部
851 触发电路
852扫描线驱动电路 853信号线驱动电路 854移位寄存器 855模拟开关
856 移位寄存器
857 缓冲存储器 861 配线
862 配线
863 配线
864 配线
865 配线
866 配线
867 配线 871晶体管
872 晶体管
873 晶体管
874 晶体管 875晶体管 876晶体管 877晶体管 878 晶体管
881 配线
882 配线
883 配线
884 配线
885 配线
886 配线
901 基板
902 像素部
903信号线驱动电路 904扫描线驱动电路
905 密封材料
906 基板
907 FPC
908 液晶层 909晶体管910 晶体管
911 间隔物
912 像素电极
913 液晶元件
914 配线
915 配线 916连接端子 917对置电极
918 配线
919 各向异性导电层
930 发光元件
931 填充材料
951 框体
952 显示用面板
953 主画面
954 调制解调器
955 接收器 956遥控操作机
957 显示部
958 副画面 959扬声器部
961 框体
962 显示部
963 操作部
966 框体
967 显示部 971 像素部
972信号线驱动电路 973扫描线驱动电路
974调谐器
975视频信号放大电路
976视频信号处理电路
977控制电路
978信号分割电路
979音频信号放大电路
980音频信号处理电路
981控制电路
982输入部
983扬声器
具体实施例方式
下面，参照

本发明的实施方式。但是，本发明不局限于以下 的说明。这是因为只要是本技术领域的普通技术人员就可以很容易地理解， 在不脱离本发明的宗旨及其范围的情况下其方式和详细内容可以作各种改 变。因此，本发明不应该被解释为仅限定在以下所示的实施方式及实施例 所记载的内容。还有，当使用

本发明的构成时，表示相同部分的 符号在不同附图之间也通用。此外，当表示同样部分时，有时采用相同的 方格图而不特别标记符号。
实施方式l
在本实施方式中，参照

本发明的薄膜晶体管的制造方法以及 通过该方法制成的薄膜晶体管。
图l表示应用本发明的薄膜晶体管的俯视图及截面图的一例。图l所示
的薄膜晶体管在基板100上具有栅电极层102，在栅电极层102上具有栅极绝 缘层104，在栅极绝缘层104上具有半导体层106，在半导体层106上具有缓 冲层108，在缓冲层108上的一部分具有源区及漏区110，在源区及漏区IIO 上具有源电极及漏电极层112，在源电极及漏电极层112上具有绝缘层114。 各层进行图案形成而取得所希望的形状。绝缘层114发挥保护层的作用。 还有，作为本实施方式的半导体层106，可以具体地举出微晶半导体层、
或者通过对成膜后的微晶半导体层进行激光处理(Laser Process,以下也 称为"LP")而取得的结晶性半导体层，但是不局限于此，半导体层106也 可以没有结晶性。或者，半导体层106也可以是以多晶半导体层为代表的结 晶性半导体层。
图1所示的薄膜晶体管中的接触缓冲层108上的一部分地设置的源区及 漏区110由接触源电极及漏电极层112的第一部分和接触缓冲层108的第二 部分构成。与该源区及漏区110重叠的缓冲层108被设置得比与沟道形成区 重叠的缓冲层108厚。再者，如图1所示，源区及漏区110的第一部分的(内 侧的)侧面与源电极及漏电极层112的(内侧的)侧面大致位于同一平面上， 第二部分的侧面与缓冲层108的侧面大致位于同一平面上。第一部分的侧面 和第二部分的侧面有时不位于同一平面上。
还有，图l所示的薄膜晶体管是在液晶显示装置(液晶显示面板)中被 设置为矩阵状的像素晶体管。薄膜晶体管的源电极连接到源极配线，而漏 电极通过设置在绝缘层114中的开口部116连接到像素电极层118。
还有，源电极及漏电极中的一方被至少形成为围绕源电极及漏电极中 的另一方的形状(U字型、日本片假名"〕〃字型或者马蹄型)。通过将薄 膜晶体管形成为U字型(日本片假名"3"字型或者马蹄型)，可以扩大该 薄膜晶体管的沟道宽度，可以确保足够的导通电流。此外，可以降低电特 性的偏差。再者，可靠性提高。然而，本发明不局限于此，薄膜晶体管也 可以并不是U字型(日本片假名"〕"字型或者马蹄型)。
接着，参照附图而说明图l所示的薄膜晶体管的制造方法。还有，具有 微晶半导体的n型薄膜晶体管的载流子的迁移率高于具有微晶半导体的p型 薄膜晶体管。此外，如果使形成在同一基板上的所有薄膜晶体管的极性一 致，可以控制工序数，是优选的。因此，这里将说明n型薄膜晶体管的制造 方法。
首先，在基板100上形成栅电极层102。基板100可以使用钡硼硅酸盐玻 璃、铝硼硅酸盐玻璃或铝硅酸盐玻璃等通过熔化法或浮法制造的无碱玻璃 基板、陶瓷基板，还可以使用具有本制造工序的处理温度以上的耐热性的 塑料基板等。此外，可以使用在不锈钢合金等金属基板的表面上设置绝缘
层而得的基板。即，作为基板ioo，使用具有绝缘表面的基板。在基板IOO 是玻璃母板的情况下，采用第一代(例如，320mmx400mm) 第十代(例如， 2950mmx3400mm)的基板艮卩可。
栅电极层102可以使用钛、钼、铬、钽、钨、铝、铜、钕或钪等金属材 料或以这些为主要成分的合金材料来形成。在使用铝的情况下，如果使用 添加钽而合金化的A1-Ta合金，则小丘得到抑制，所以是优选的。此外，如 果使用添加钕而合金化的A1-Nd合金，则不仅小丘得到抑制，而且可以形成 电阻低的配线，所以是更优选的。此外，还可以使用以掺杂磷等杂质元素 的多晶硅为代表的半导体层或AgPdCu合金。此外，可以以单层形成或者以 叠层形成。例如，优选采用在铝层上层叠钼层的两层的叠层结构、在铜层 上层叠钼层的两层结构、或者在铜层上层叠氮化钛层或氮化钽层的两层结 构。通过在电阻低的层上层叠发挥阻挡层的作用的金属层，可以降低电阻， 且防止从金属层扩散到半导体层的金属元素的扩散。或者，也可以采用由 氮化钛层和钼层构成的两层的叠层结构，或者层叠厚度为50nm的鸽层、厚 度为500nra的铝和硅的合金层以及厚度为30nm的氮化钛层的三层的叠层结 构。此外，当采用三层的叠层结构时，可以使用氮化钨代替第一导电层的 钨，也可以使用铝和钛的合金层代替第二导电层的铝和硅的合金层，也可 以使用钛层代替第三导电层的氮化钛层。例如，如果在A1-Nd合金层上层叠 形成钼层，则可以形成耐热性良好且电阻低的导电层。
栅电极层102可以通过利用溅射法或真空蒸镀法在基板100上形成导电 层，利用光刻法或喷墨法在该导电层上形成掩模，并使用该掩模蚀刻导电 层来形成。另外，也可以通过利用喷墨法将银、金或铜等的导电性纳米糊 料吐出至基板上，进行焙烧来形成。另外，作为提高栅电极层102和基板100 的密合性并防止构成栅电极层102的材料扩散到基底的阻挡金属，可以将上 述金属材料的氮化物层设置在基板100和栅电极层102之间。在此，在基板 IOO上形成导电层，通过使用光刻掩模形成的抗蚀掩模进行来形成栅电极层 102。
另外，因为在栅电极层102上在以后的工序中形成半导体层以及源极配 线(信号线)，所以优选将其侧面加工为斜坡形状，以便防止在具有高度
差的部分发生的配线断裂。此外，可以通过该工序同时也形成栅极配线(扫 描线)。再者，可以也形成像素部具有的电容线。还有，扫描线是指选择 像素的配线。
接着，覆盖栅电极层102地形成栅极绝缘层104，在该栅极绝缘层上依 次形成微晶半导体层、非晶半导体层以及杂质半导体层。还有，优选至少 连续形成栅极绝缘层、微晶半导体层以及非晶半导体层。更优选地，连续 形成至杂质半导体层。通过至少在不接触于大气的情况下连续形成栅极绝 缘层、微晶半导体层以及非晶半导体层，可以在不受到大气成分或漂浮在 大气中的杂质元素的污染的情况下形成叠层膜的各层的界面。所以，可以 降低薄膜晶体管的电特性的偏差，可以成品率好地制造可靠性高的薄膜晶 体管。
栅极绝缘层104可以利用CVD法或溅射法等以氧化硅、氮化硅、氧氮化 硅或氮氧化硅形成。此外，栅极绝缘层104既可以以单层形成，又可以层叠 这些来形成。作为栅极绝缘层104，优选从基板侧依次层叠氮化硅层或氮氧 化硅层、氧化硅层或氧氮化硅层来形成。这是因为如下缘故当基板100包 括杂质元素时，氮化硅层及氮氧化硅层防止这些进入半导体层106的效果 高，特别在半导体层106是微晶半导体层的情况下，氧化硅层及氧氮化硅层 与微晶半导体层的界面特性良好。或者，作为栅极绝缘层104，也可以从基 板侧依次层叠氧化硅层或氧氮化硅层、氮化硅层或氮氧化硅层、氧化硅层 或氧氮化硅层来形成。此外，作为栅极绝缘层104，也可以利用单层的氧化 硅层、氮化硅层、氧氮化硅层、或者氮氧化硅层来形成。再者，优选通过 频率为lGHz的微波等离子体CVD法来形成栅极绝缘层104。通过微波等离子 体CVD法形成的氧氮化硅层及氮氧化硅层因为膜质细致，所以绝缘耐压高， 可以提高薄膜晶体管的可靠性。
栅极绝缘层104优选在氮氧化硅层上层叠形成氧氮化硅层而构成两层 结构。栅极绝缘层104以达到50nm以上、优选为50nm 400nm、更优选为 150nm 300nra的条件形成。如果使用氮氧化硅层，可以防止基板100中所含 的碱金属等混入半导体层106。此外，通过使用氧氮化硅层，可以防止将铝 用于栅电极层102时有可能发生的小丘，还可以防止栅电极层102的氧化。
另外，氧氮化硅是指具有如下组成的物质氧的含量比氮多，氧的含
量在55 65原子％的浓度范围内，氮的含量在1 20原子％的浓度范围内，硅 的含量在25 35原子％的浓度范围内，氢的含量在O. 1 10原子％的浓度范围
内。此外，氮氧化硅是指具有如下组成的物质氮的含量比氧多，氧的含
量在15 30原子％的浓度范围内，氮的含量在20 35原子％的浓度范围内， 硅的含量在25 35原子％的浓度范围内，氢的含量在15 25原子％的浓度范 围内。
在半导体层106是通过对微晶半导体层进行LP处理而形成的层的情况 下，优选的是，在形成栅极绝缘层104之后、形成微晶半导体层之前，在栅 极绝缘层104上形成用来提高微晶半导体层的密合性并防止激光处理所导 致的氧化的层。作为这种用来防止氧化的层，例如可以举出由氮化硅层夹 住氧氮化硅层的叠层结构的层。在半导体层106是通过对微晶半导体层进行 LP处理而形成的层的情况下，通过该处理，可以提高形成在其上的半导体 层106的密合性，防止LP时的氧化。
半导体层106发挥薄膜晶体管的沟道形成区的作用。在半导体层106是 微晶半导体层的情况下，形成包括非晶质和结晶结构(包括单晶、多晶) 的中间结构的半导体材料的微晶半导体层。再者，通过对其进行LP处理， 可以提高电特性。
在此，微晶半导体是具有在自由能方面上很稳定的第三状态的半导体， 较好是具有短程有序及晶格应变的晶质半导体，较好是可以使其粒径为数 nm 20nm并分散存在于非晶半导体中。在作为微晶半导体的代表例子的微 晶硅中，其拉曼光谱偏移到比表示单晶硅的520.6cm—'低的波数侧。艮卩，微 晶硅的拉曼光谱的峰值位于481cnf1 520. 6cra'的范围内。此外，优选使其 至少包含1原子％或更多的氢或卤素，以便封闭悬空键。关于这种微晶半导 体层的记述例如在专利文件3中公开。
另外，通过使用拉曼光谱的峰值的半值宽度，可以算出包括在微晶半 导体层中的晶粒的粒径。然而，可以认为实际上包括在微晶半导体层中的 晶粒不是球形。
还有，作为使用于本发明的微晶半导体层的优选方式，可以举出LPSAS
层，该LPSAS层通过在栅极绝缘层上堆积而形成微晶硅(Semi-Amorphous Silicon,以下也称为"SAS")层，并且从该层的表面侧照射激光来形成。 以下，将说明该LPSAS层。
上述激光可以作用到非晶硅层和栅极绝缘层的界面。由此，以位于非 晶硅层的表面侧的结晶为核，从该表面向栅极绝缘层的界面进行结晶生长， 形成大体上柱形的结晶。利用LP处理的结晶生长不是扩大结晶粒径，而是 改善在层的厚度方向上的结晶性。
在上述LP处理中，可以通过聚焦为矩形长条状(成形为线状激光束)， 利用一次激光束扫描处理在例如730mmX920mm的玻璃基板上的非晶硅层来 进行。在此情况下，较好是将使线状激光束彼此重叠的比例(重叠率)设 定为0% 98%、优选为85% 95%来进行。由此，每一块基板的处理时间 被縮短，可以提高生产率。但是，激光束的形状不局限于线状，也可以为 面状。此外，在本LP处理中对玻璃基板的尺寸没有限制，可以使用各种尺 寸的基板。通过进行LP处理，微晶半导体层和栅极绝缘层的界面附近的区 域的结晶性得到改善，起到提高具有底栅结构的薄膜晶体管的电特性的效 果。
如果采用上述的生长，不会形成发生在现有的低温多晶硅的表面的凹 凸(称为垄纹的凸状体)，LP处理后的硅表面保持高平滑性。还有，即使 是低温多晶硅，在栅电极存在于半导体层的正下方的情况下，大多数情况 下也不会在该半导体层形成垄纹。
如本实施方式所示，通过使激光直接作用于成膜后的非晶硅层而得到 的结晶性的硅层在其生长机理及形成的层的性质上不同于现有的直接堆积 而成的微晶硅层、或者利用传导加热而改性了的微晶硅层(非专利文件l所 示的技术)。然而，本发明不局限于此。即，即使是具有非专利文件l等所 示的微晶硅的薄膜晶体管，也可以应用本发明。
此外，微晶半导体层中的载流子的迁移率大致为lcm7V， sec 20cm7V.sec以下，是使用非晶半导体层的薄膜晶体管的迁移率的大约2倍 20倍。因此，与由非晶半导体形成的薄膜晶体管相比，在由微晶半导体 层形成的薄膜晶体管中，表示电流-电压特性的曲线的上升部分的倾斜陡
峭，其中，横轴是栅极电压，而纵轴是漏极电流。在此，栅极电压是指相 对于源电极的电位的栅电极的电位差，而漏极电流是指流过源电极及漏电 极之间的电流。因此，将微晶半导体层使用于沟道形成区的薄膜晶体管的 导通电流高，作为开关元件的响应性优越，可以进行高速工作。如果使用 沟道形成区由微晶半导体层形成的薄膜晶体管作为显示装置的开关元件， 则可以縮小沟道形成区的面积，即薄膜晶体管的面积。此外，也可以将驱 动电路的一部分或全部一体形成在与像素部相同的基板上，来形成系统化 面板(system-on-panel)。
微晶半导体层可以通过频率为数十MHz 数百MHz的高频率等离子体 CVD法、或频率为lGHz以上的微波等离子体CVD法在基板上直接形成。代表 性的是，可以使用氢稀释SiH4或Si2H6等氢化硅而使用。另外，除了使用氢化 硅及氢之外，还可以使用选自氦、氩、氪、氖中的一种或多种稀有气体元 素进行稀释来形成。当进行稀释时，将氢的流量比设定为氢化硅的5倍 200 倍、优选为50倍 150倍、更优选为100倍左右。还有，也可以使用SiH2Cl2、 SiHCl3、 SiCl4、 SiF4等代替氢化硅。此外，通过频率为lGHz以上的微波等离
子体法形成的层的电子密度高，作为原料气体的氢化硅容易离解。因此， 与利用频率为数十腿z 数百MHz的高频等离子体法的情况相比，容易制造
微晶半导体层，可以提高成膜速度，可以提高生产率。
另外，因为微晶半导体层在不添加以价电子控制为目的的杂质元素时 显示弱n型的导电性，所以可以在成膜的同时或成膜之后将赋予p型的杂质 元素添加到发挥薄膜晶体管的沟道形成区的作用的微晶半导体层中，控制 阈值电压Vth。作为赋予p型的杂质元素，代表性的有硼，较好是通过以lppm 1000ppm、优选为lppm 100ppm的比例将B2H6、 BF3等杂质气体混入氢化硅来
形成。并且，较好是将微晶半导体层中的硼的浓度设定为例如ixi(y4原子
/cm3 6X10'e原子/cm3。
另外，优选将微晶半导体层的氧浓度设定为1X1019原子/cm3以下、优 选为5X10"原子/cm3以下，而将氮及碳的浓度设定为5X10"原子/cm3以下、 优选为1X1018原子/cm3以下。通过降低有可能混入到微晶半导体层的氧、 氮及碳的浓度，可以防止微晶半导体层的沟道形成区成为n型半导体。此外，
如果这些元素的浓度在元件之间不同，则阈值电压Vth产生偏差。因此，通 过尽可能降低它们的浓度，可以减少设置在基板上的元件的的阈值电压Vth 的偏差。
在半导体层106是微晶半导体层的情况下，以2nm 60nm、优选为10nm 30nm的厚度形成。通过将微晶半导体层的厚度设定为2nm 60nm，可以取得
全耗尽型薄膜晶体管。此外，因为微晶半导体层的成膜速度慢到非晶半导 体层的成膜速度的1/10 1/100，所以优选以较小的厚度形成，提高生产效 率。
还有，通过在半导体层106的表面上形成非晶半导体层或者包含氢、氮 或卤素的非晶半导体层，可以防止半导体层106中所含的晶粒的表面的自然 氧化。
然而，微晶半导体层以及LPSAS层还存在截止电流高的问题。
于是，优选覆盖半导体层106地形成缓冲层108。在设置缓冲层108的情 况下，即使在半导体层106的表面上不形成用来防止晶粒的自然氧化的层， 也可以防止晶粒表面的自然氧化。
缓冲层108可以通过使用与半导体层106相同的材料形成非晶半导体 层，进行蚀刻而形成图案来形成。在非晶半导体层由硅形成的情况下，可 以通过SiH4、 Si2H6等氢化硅用等离子体CVD法来形成。此外，可以通过利用 选自氦、氩、氪及氖中的一种或多种稀有气体元素稀释上述氢化硅而使用， 来形成非晶半导体层。如果使用氢化硅的流量的1倍 20倍、优选为1倍 IO倍、更优选为1倍 5倍的流量的氢，则可以形成包含氢的非晶半导体层。 此外，通过使用上述氢化硅与氮或氨的混合气体，也可以形成包含氮的非 晶半导体层。此外，如果在上述氢化硅中使用包含氟、氯、溴或碘的气体 (F2、 Cl2、 Br2、 12、 HF、 HC1、 HBr、 HI等)，则可以形成包含氟、氯、溴 或碘的非晶半导体层。还有，可以使用SiH2Cl2、 SiHCl3、 SiCl4、 SiF4等代替 氢化硅。还有，将该非晶半导体层的厚度设定为100nm 500nm、优选为 150nm 400nm、更优选为200nm 300nm。
此外，缓冲层108也可以是通过将非晶半导体用作靶材在氢或稀有气体 中进行溅射而形成的非晶半导体层。此时，如果使气氛中包含氨、氮或一
氧化二氮，则可以形成包含氮的非晶半导体层。另外，通过使气氛中包含
含有氟、氯、溴或碘的气体(F2、 Cl2、 Br2、 12、 HF、 HC1、 HBr、 HI等)，
可以形成包含氟、氯、溴或碘的非晶半导体层。
此外，作为缓冲层108，可以在半导体层106的表面上利用等离子体CVD
法或溅射法形成非晶半导体层之后，利用氢等离子体、氮等离子体、或卤 素等离子体对非晶半导体层的表面进行处理，使非晶半导体层的表面氢化、 氮化、或卤化。或者，也可以利用氦等离子体、氖等离子体、氩等离子体、 氪等离子体等对非晶半导体层的表面进行等离子体处理。
虽然缓冲层108由非晶半导体层形成，但是该非晶半导体层优选不包含 晶粒。因此，在利用频率为数十腿z 数百MHz的高频等离子体CVD法、或微 波等离子体CVD法来形成的情况下，以形成不包含晶粒的非晶半导体层的条 件进行成膜。
另外，形成缓冲层108时，需要注意使其不包含磷或硼等赋予一种导电 型的杂质元素。尤其，较好是使为了控制阈值电压而添加到半导体层106的 硼、或者源区及漏区110中所含的磷不混入缓冲层108。例如，在半导体层 106包含硼且缓冲层108包含磷的情况下，在半导体层106和缓冲层108之间 形成PN结。此外，在缓冲层108包含硼且源区及漏区110包含磷的情况下， 在缓冲层108和源区及漏区110之间形成PN结。或者，由于缓冲层108中同时 混入硼和磷，产生复合中心，导致漏电流的产生。通过缓冲层108不包含这 些杂质元素，可以降低漏电流。此外，通过在源区及漏区110和半导体层106 之间具有不包含磷、硼等杂质元素的缓冲层108，可以防止杂质元素侵入成 为沟道形成区的半导体层106以及源区及漏区110。
此外，缓冲层108较好是由包含氢、氮或卤素的非晶半导体形成。非晶 半导体的能隙大于微晶半导体(非晶半导体的能隙为1.6eV 1.8eV，而微 晶半导体的能隙为l.leV 1.5eV。)，电阻高，迁移率低(微晶半导体的 1/5 1/10)。因此，优选的是，在形成的薄膜晶体管中，形成在源区及漏 区110和半导体层106之间的缓冲层108发挥高电阻区的作用，半导体层106 发挥沟道形成区的作用。由此，可以降低薄膜晶体管的截止电流。当将这 种薄膜晶体管用作液晶显示装置的开关元件时，可以提高液晶显示装置的
对比度。
如果半导体层106被氧化，则该薄膜晶体管的迁移率降低，亚阈值增大， 所以薄膜晶体管的电特性恶化。通过覆盖半导体层106的表面地形成缓冲层 108，可以防止微晶半导体层108具有的晶粒(特别是表面)的氧化，并且 可以减少薄膜晶体管的电特性的恶化。如果缓冲层108的凹部包含(与半导 体层106的沟道形成区重叠的部分)氢及氟中的任一方或双方，则可以有效 地防止氧穿过缓冲层108，进一步提高防止半导体层106的氧化的效果。
源区及漏区110可以通过形成杂质半导体层，之后对该杂质半导体层进 行蚀刻来形成。在形成n型薄膜晶体管的情况下，代表性的是添加磷作为杂 质元素即可，可以对氢化硅添加PH3等包含赋予n型的杂质元素的气体来形 成。此外，在形成p型薄膜晶体管的情况下，代表性的是添加硼作为杂质元 素即可，可以对氢化硅添加B2H6等包含赋予p型的杂质元素的气体。源区及 漏区110可以由微晶半导体或非晶半导体形成。源区及漏区110以2nm 60nm 的厚度形成。即，较好是将其厚度设定为与半导体层106相同程度的厚度。 如果使源区及漏区110较薄，则可以提高生产效率。
在本发明中，如上所述，优选从栅极绝缘层连续形成至杂质半导体层。 在此，参照图5说明能够连续形成这些层的微波等离子体CVD装置。图5是表 示微波等离子体CVD装置的俯视截面的模式图，呈在中央所示的共通室210 的周围具备装载室200、卸载室205以及第一反应室201 第四反应室204的 结构。在共通室210和每个室之间具备闸阀212 217，以防止在每个室内进 行的处理互相干扰。基板220装载在装载室200、卸载室205的盒218以及盒 219，由共通室210的传送单元211传送到第一反应室201 第四反应室204。 在该装置中，可以将反应室分配给每个堆积膜种类，可以在不使它们接触 大气的情况下连续形成多个不同种类的层，而。
在第一反应室201 第四反应室204的各室中，分别层叠形成栅极绝缘 层至杂质半导体层。在此情况下，通过转换原料气体，可以连续地层叠多 个不同种类的层来形成。在此情况下，在形成栅极绝缘层之后，将硅烷等 氢化硅引入到反应室内，使残留氧及氢化硅起反应，将反应物排出到反应 室的外部，从而可以降低反应室内的残留氧浓度。其结果是，可以降低半
导体层106中所含的氧浓度。此外，可以防止半导体层106中所含的晶粒的氧化。
或者，在第一反应室201及第三反应室203中形成绝缘层、微晶半导体 层以及非晶半导体层，而在第二反应室202及第四反应室204中形成源区及 漏区IIO。通过只将源区及漏区110单独地形成，可以防止残留在反应室中
的赋予一种导电型的杂质元素混入到其他层中。
通过使用如图5所示连接有多个反应室的微波等离子体CVD装置，可以
从栅极绝缘层连续形成至杂质半导体层，因此可以提高批量生产性(生产 性)。此外，即使某个反应室进行维护、清洗，也可以利用其他反应室来 进行成膜处理，可以提高成膜的节奏。另外，因为可以在不被漂浮在大气 中的有可能成为污染源的杂质元素污染的状态下形成各个叠层界面，所以 可以减少薄膜晶体管的电特性的偏差。
此外，可以在第一反应室201中形成绝缘层，在第二反应室202中形成 微晶半导体层及非晶半导体层，在第三反应室203中形成源区及漏区110。 另外，微晶半导体层的成膜速度慢，所以也可以使用多个反应室来形成微 晶半导体层。例如，也可以在第一反应室201中形成栅极绝缘层，在第二反 应室202及第三反应室203中形成微晶半导体层，在第四反应室204中形成非 晶半导体层，在第五反应室(未图示)中形成杂质半导体层。如此，通过 使用多个反应室同时形成微晶半导体层，可以提高当制造薄膜晶体管时的 生产效率。此时，优选以进行成膜的种类的膜涂覆各反应室的内壁。
通过使用图5所示的结构的微波等离子体CVD装置，可以在各反应室中 形成其组成类似的多种层或一种层，且可以在不暴露于大气的状态下连续 成膜。因此，可以在界面不被已形成的层的残留物及飘浮在大气中的杂质 元素污染的状态下形成叠层膜。
还有，虽然在图5所示的微波等离子体CVD装置中独立地设置有装载室 及卸装室，但是也可以将它们合并，设置一个装载/卸装室。此外，也可以 在微波等离子体CVD装置中设置预备室。通过在预备室中对基板进行预热， 可以在各反应室中縮短到成膜为止的加热时间，可以提高生产效率。
下面，将具体地说明成膜处理。成膜处理根据其目的而选择从气体供
应部供应的气体来进行。
在此，示出栅极绝缘层104以两层结构层叠形成的情况。例举以如下方 法为一例作为栅极绝缘层104，形成氧氮化硅层，在该氧氮化硅层上形成 氮氧化硅层。
首先，利用氟自由基对微波等离子体CVD装置的反应室的处理容器内部 进行清洗。还有，氟自由基的引入通过将氟化碳、氟化氮或氟引入到设置 在反应室外侧的等离子体发生器中，进行离解，将氟自由基引入到反应室 中来进行。通过引入氟自由基，可以清洗反应室内。
在利用氟自由基进行清洗之后，通过将大量的氢引入到反应室的内部， 使反应室内的残留氟和氢反应，从而可以降低残留氟的浓度。由此，可以 减少对于后面在反应室的内壁形成的保护层的氟的混入量，并可以减少保 护层的厚度。
接着，在反应室的处理容器的内壁等的表面上堆积氧氮化硅层作为保
护层。在此，将处理容器内的压力设定为lPa 200Pa、优选为1Pa 100Pa， 引入氦、氩、氙、氪等稀有气体的任何一种以上的气体作为等离子体点燃 用气体。再者，除了上述稀有气体以外，还引入氢。特别优选使用氦气作 为等离子体点燃用气体，更优选使用氦和氢的混合气体。
氦的电离能高达24. 5eV，但由于在约20eV存在准稳定状态，因此在放 电中可以以约4eV进行离子化。由此，放电开始电压低，且容易维持放电。 因此，可以均匀地维持所产生的等离子体，且可以节省电力。
此外，也可以再引入氧气作为等离子体点燃用气体。通过将氧气与稀 有气体一起引入到处理容器中，可以容易进行等离子体的点燃。
接着，使微波产生装置的电源导通，微波产生装置的输出设为500W 6000W、优选为4000W 6000W，产生等离子体。接着，将原料气体经过气体 管引入到处理容器内。具体而言，通过引入硅烷、 一氧化二氮以及氨作为 原料气体，在处理容器的内壁、气体管、电介质板以及支承台的表面上形 成氮氧化硅层作为保护层。还有，也可以引入氮作为原料气体来代替氨。 以保护层的厚度达到500 2000nm的条件形成。
接着，在停止原料气体的供应，降低处理容器内的压力，使微波产生
装置的电源截止之后，将基板设置在处理容器内的支承台上。
接着，通过与上述保护层相同的工序，在基板上堆积氧氮化硅层作为 栅极绝缘层104。
在将氧氮化硅层堆积至所希望的厚度之后，停止原料气体的供应，降 低处理容器内的压力，使微波产生装置的电源截止。
接着，将处理容器内的压力设定为lPa 200Pa、优选为1Pa 100Pa，
作为等离子体点燃用气体，引入氦、氩、氙、氪等的稀有气体的任何一种 以上与作为原料气体的一氧化二氮、稀有气体以及硅烷。接着，使微波产 生装置的电源导通，微波产生装置的输出设为500W 6000W、优选为4000W 6000W，产生等离子体。接着，将原料气体经过气体管引入到处理容器内， 在基板的氮氧化硅层上形成氧氮化硅层。接着，停止原料气体的供应，降 低处理容器内的压力，使微波产生装置的电源截止，结束成膜工序。
藉由上述工序，通过反应室内壁的保护层采用氮氧化硅层并在基板上 连续形成氮氧化硅层和氧氮化硅层，可以减少混入到上层侧的氧氮化硅层 中的杂质元素。如果采用利用能够产生微波的电源装置的微波等离子体CVD 法形成这些层，则等离子体密度提高而形成细致的层。由此，可以形成绝 缘耐压高的膜。如果将该膜用作薄膜晶体管的栅极绝缘层，则可以减少该 薄膜晶体管的阈值电压的偏差。此外，可以减少在BT (Bias Temperature;
偏温)试验中发生的故障的数量，成品率提高。另外，对于静电的耐性提 高，从而可以制造即使被施加高电压也不容易破坏的薄膜晶体管。此外， 可以制造经时破坏少的薄膜晶体管。此外，可以制造热载流子损伤少的晶 体管。
此外，在栅极绝缘层104是通过微波等离子体CVD法形成的氧氮化硅层 的单层的情况下，采用上述保护层的形成方法及氧氮化硅层的形成方法。 特别是，如果将相对于硅烷的一氧化二氮的流量比设定为100倍 300倍、 优选为150倍 250倍，可以形成绝缘耐压高的氧氮化硅层。
接着，将说明连续形成通过微波等离子体CVD法形成的微晶半导体层和 发挥缓冲层的作用的非晶半导体层的处理方法。首先，与上述绝缘层的形 成同样，进行反应室内的清洗。接着，在处理容器内堆积硅层作为保护层。
作为硅层，较好是以约0.2um 0.4iim的厚度形成非晶半导体层。在此， 将处理容器内的压力设定为lPa 200Pa、优选为1Pa 100Pa，引入氦、氩、 氙、氪等稀有气体的任何一种以上作为等离子体点燃用气体。此外，也可
以与稀有气体一起引入氢。
接着，使微波产生装置的电源导通，将微波产生装置的输出设为500W 6000W、优选为4000W 6000W，产生等离子体。接着，将原料气体经过气体 管引入到处理容器内。具体而言，通过引入氢化硅气体以及氢气作为原料 气体，在处理容器的内壁、气体管、电介质板以及支承台的表面上形成微 晶硅层作为保护层。此外，可以通过利用选自氦、氩、氪、氖中的一种或 多种稀有气体元素稀释氢化硅气体以及氢气来形成微晶半导体层。在此， 将相对于氢化硅的氢的流量比设定为5倍 200倍、优选为50倍 150倍、更 优选为100倍左右。另外，将此时的保护层的厚度设定为500nra 2000nm。 还有，也可以在使微波产生装置的电源导通之前，在处理容器内，除了上 述稀有气体之外，还可以引入氢化硅气体以及氢气。
此外，可以使用选自氦、氩、氪、氖中的一种或多种稀有气体元素稀 释氢化硅气体来形成作为保护层的非晶半导体层。
接着，在停止原料气体的供应，降低处理容器内的压力，并使微波产 生装置的电源截止之后，将基板设置在处理容器内的支承台上。
接着，较好是对于如上所述地形成在基板上的栅极绝缘层104的表面进 行氢等离子体处理。通过在形成微晶半导体层之前进行氢等离子体处理， 可以减少栅极绝缘层104和半导体层106的界面上的晶格应变，可以提高栅 极绝缘层104和半导体层106的界面特性，可以提高要形成的薄膜晶体管的 电特性。
此外，在上述氢等离子体处理中，通过对形成在处理容器内的作为保 护层的非晶硅层也进行氢等离子体处理，保护层被蚀刻而在栅极绝缘层104 的表面上堆积微量的硅。该微量的硅成为结晶生长的核，堆积微晶半导体 层。其结果是，可以减少在栅极绝缘层104和半导体层106的界面的晶格应 变，可以提高栅极绝缘层104和半导体层106之间的界面特性。由此，可以 提高要形成的薄膜晶体管的电特性。
接着，与上述保护层的形成同样，在基板上堆积微晶半导体材料。将
微晶半导体层的厚度设定为2nm 50nm、优选为10nm 30nm。还有，作为微 晶半导体，使用微晶硅。
还有，对微晶硅层来说，从该层的下方向上方进行结晶生长，形成针 状结晶。这是因为以扩大结晶面的方式进行结晶生长的缘故。然而，即使 在如此进行结晶生长的情况下，微晶硅层的成膜速度也是非晶硅层的成膜 速度的1% 10%左右。因此，为了提高生产效率，优选将微晶硅层较薄地 形成。
在微晶硅层堆积至所希望的厚度之后，停止原料气体的供应，降低处 理容器内的压力，使微波产生装置的电源截止，结束形成微晶硅层的工序。 接着，从表面侧对微晶硅层照射激光。
在本发明的微晶硅层的形成中，在栅极绝缘层上堆积微晶硅层之后， 从微晶硅层的表面侦ij照射激光。
上述激光可以作用到微晶硅层和栅极绝缘层的界面。由此，以存在于 微晶硅层的表面侧的结晶为核，从该表面向栅极绝缘层的界面进行结晶生 长，生长大体上柱形的结晶。可以说，利用LP处理的结晶生长不是扩大结 晶粒径，而是改善层的厚度方向上的结晶性。
在上述LP处理中，通过聚焦为矩形长条状(成形为线状激光束)，可 以利用一次激光束扫描处理在例如730腿X 920腿的玻璃基板上的微晶硅 层。在此情况下，较好是将线状激光束重叠的比例(重叠率)设定为0% 98%、优选为85% 95%来进行。通过如此进行扫描，每一块基板的处理 时间被縮短，可以提高生产性。但是，激光束的形状不局限于线状，当采 用面状激光束时，也可以同样地进行处理。此外，在本LP处理中对玻璃基 板的尺寸没有限制，而可以使用各种尺寸的基板。通过进行LP处理，微晶 硅层和栅极绝缘层的界面附近的区域的结晶性得到改善，特别可以提高具 有底栅结构的晶体管的电特性。
如果采用这种生长，不会形成发生在现有的低温多晶硅的表面的凹凸 (称为垄纹的凸状体)，LP处理后的硅表面保持高平滑性。
因此，通过使激光束直接作用于成膜后的非晶硅层而得到的LPSAS层在
其生长机理及形成的层的性质上显然不同于现有的只堆积的微晶硅层以及 在堆积后利用传导加热而改性了的微晶硅层(参照非专利文件l)。但是， 这不过是本发明的一种方式，如上所述，也可以是不进行LP处理而形成的 微晶半导体层。
在形成LPSAS层之后，利用等离子体CVD法以28(TC 40(rC的温度形成 非晶半导体层。通过在LPSAS层上堆积包含氢的非晶半导体层，可以将氢扩 散到LPSAS层而封闭悬空键。
接着，降低处理容器内的压力并调整原料气体的流量。具体而言，将 氢气的流量比微晶半导体层的成膜条件大幅度地降低。代表性的是，引入 氢化硅的流量的1倍 200倍、优选为1倍 100倍、更优选为1倍 50倍的流 量的氢气体。或者，也可以不将氢气引入到处理容器内而引入氢化硅气体。 像这样，通过降低相对于氢化硅的氢的流量，可以提高作为缓冲层形成的 非晶半导体层的成膜速度。或者，利用选自氦、氩、氪、氖中的一种或多 种稀有气体元素稀释氢化硅气体。接着，通过使微波产生装置的电源导通， 微波产生装置的输出设为500W 6000W、优选为4000W 6000W来产生等离子 体，从而可以形成非晶半导体层。由于非晶半导体的成膜速度比微晶半导 体高，因此可以将处理容器内的压力设定得较低。此时的非晶半导体层的 厚度较好是设定为100nm 400皿。
在将非晶半导体层堆积至所希望的厚度之后，停止原料气体的供应， 降低处理容器内的压力，使微波产生装置的电源截止，结束形成非晶半导 体层的工序。
还有，也可以在点燃等离子体的状态下形成半导体层106和成为缓冲层 108的非晶半导体层。具体而言，逐渐减少相对于氢化硅的氢的流量比而层 叠形成半导体层106以及成为缓冲层108的非晶半导体层。通过这种方法， 可以不使杂质堆积在半导体层106和缓冲层108的界面而形成应变少的界 面，可以提高后面形成的薄膜晶体管的电特性。
还有，在使用频率为lGHz以上的微波等离子体CVD装置产生的等离子体 的电子密度高，由原料气体产生大量自由基而供应给基板，所以基板的表 面上的自由基反应被促进，可以提高微晶半导体的成膜速度。再者，由多
个微波产生装置以及多个电介质板构成的微波等离子体CVD装置可以稳定
地产生大面积的等离子体。由此，即使在使用大面积基板的情况下，也可 以形成其性质上具有高均匀性的层，同时可以提高批量生产性(生产性)。 此外，通过在相同的处理容器内连续形成微晶半导体层以及非晶半导 体层，可以形成应变少的界面，并且可以降低有可能混入界面的大气成分， 所以是优选的。
还有，在这些绝缘层及半导体层的各个形成工序中，当在反应室的内 壁形成有500nm 2000nm的保护层时，可以省略上述清洗处理及保护层的形
成处理。
接着，在杂质半导体层上形成抗蚀掩模121 (参照图2A)。抗蚀掩模121 通过光刻法或喷墨法形成。
接着，利用抗蚀掩模121蚀刻微晶半导体层、非晶半导体层以及杂质半 导体层。通过该处理，将半导体层106、缓冲层108以及源区及漏区110根据 每个元件分离(参照图2B)。然后，去掉抗蚀掩模121。
还有，在该蚀刻处理中，优选以使层叠有微晶半导体层、非晶半导体 层以及杂质半导体层的层的侧面具有斜坡形状的方式进行蚀刻。斜坡角设 定为30° 90° 、优选为40° 80° 。
另外，通过使侧面具有斜坡形状，也可以提高在后面的工序中形成在 它们之上的层(例如，配线层)的覆盖性。因此，可以防止在具有高度差 的地方发生的配线破裂等。
还有，斜坡角是指图6所示的角度e 。在图6中，在基板222上形成有侧 面具有斜坡形状的层224。层224的斜坡角是9。
接着，在杂质半导体层以及栅极绝缘层104上形成导电层(参照图2C)。
这里形成的导电层可以通过铝、铜、钛、钕、钪、钼、铬、钽或钨等 以单层或层叠形成。或者，也可以使用添加有防止小丘的元素的铝合金(可 以用于栅电极层102的A1-Nd合金等)来形成。也可以使用添加有赋予一种 导电型的杂质元素的结晶硅。也可以采用如下叠层结构利用钛、钽、钼、 鸨或这些元素的氮化物形成与添加有赋予一种导电型的杂质元素的结晶硅 接触的一侧的层，在其上形成铝或铝合金。再者，也可以采用如下叠层结
构利用钛、钽、钼、钨或这些元素的氮化物夹住铝或铝合金的上面以及 下面。例如，作为导电层，优选采用利用钼层夹住铝层的三层的叠层结构。 导电层通过溅射法或真空蒸镀法等形成。此外，导电层也可以通过丝 网印刷法或喷墨法等吐出银、金或铜等的导电性纳米糊料并进行焙烧来形 成。
接着，在该导电层上形成抗蚀掩模122 (参照图3A)。抗蚀掩模122与 抗蚀掩模121同样地利用光刻法或喷墨法形成。在此，也可以进行利用02等 离子体的灰化处理，以调节抗蚀掩模的尺寸。
接着，利用抗蚀掩模122蚀刻导电层，来对导电层进行图案形成(参照 图3B)。图案形成了的导电层发挥源电极及漏电极的作用。蚀刻优选利用 湿法蚀刻。通过湿法蚀刻，这些导电层的侧面被选择性地蚀刻。其结果是， 导电层后退，而形成源电极及漏电极层112。该阶段中的源电极及漏电极层 112的侧面与杂质半导体层的侧面不一致，而在源电极及漏电极层112的侧 面的外侧形成杂质半导体层的侧面。该发挥源电极及漏电极的作用的源电 极及漏电极层112也构成信号线。
接着，在形成有抗蚀掩模122的状态下，蚀刻杂质半导体层以及非晶半 导体层来形成背沟道部(参照图3C)。还有，非晶半导体层被蚀刻并保留 一部分，半导体层106的表面由非晶半导体层覆盖。通过蚀刻非晶半导体层， 形成缓冲层108。
缓冲层108在形成源区及漏区时一部分被蚀刻而具有凹部，但是优选使 与凹部重叠的缓冲层108的一部分为残存的厚度。蚀刻而残存的部分(与凹 部重叠的部分)的蚀刻后的厚度优选为蚀刻前的厚度的一半左右。还有， 在此，蚀刻前的厚度为100nm 500nm、优选为150nm 400nm、更优选为 200nm 300nm。还有，与源区及漏区110重叠的部分的缓冲层108在形成源 区及漏区110的工序中不被蚀刻，所以该部分的厚度为100nm 500nra、优选 为150nm 400nm、更优选为200nm 300nm。如上所述，通过使成为缓冲层 108的非晶半导体层足够厚，可以稳定性地形成半导体层106。如此，缓冲 层108也发挥半导体层106的止蚀层的作用。
接着，去掉抗蚀掩模122 (参照图4A)。
如上所述，通过在由微晶半导体层形成的薄膜晶体管中设置缓冲层
108，可以防止蚀刻渣滓混入半导体层106。但是，在很多情况下，在源区 及漏区之间的缓冲层108上附着或者堆积有在蚀刻工序中产生的副产物、抗 蚀掩模的残渣、以及可能成为用于去掉抗蚀掩模122的装置内的污染源的物 质等，由于通过它们的导通而在很多元件中截止电流增高，结果在同一基 板上的元件之间的电特性产生偏差。尤其，如果将包含硫的剥离液用于抗 蚀掩模的剥离，则该倾向显著。
因此，为了解决上述问题，进行干法蚀刻。通过干法蚀刻，可以使源 区和漏区之间可靠地绝缘。作为蚀刻条件，使用不对露出的非晶半导体层 造成损伤，且对于该非晶半导体层的蚀刻速度低的条件。即，使用对露出 的非晶半导体层的表面几乎不造成损伤，且非晶半导体层的厚度不减少的 条件即可。在此，作为蚀刻气体，使用形成背沟道时使用的气体(例如， 氯气)即可。蚀刻优选使用电感耦合型等离子体方式，作为条件的一例， 将气体的流量比设定为30sccm，将反应室内的压力设定为0.67Pa，将下部电 极的温度设定为-l(TC，将反应室侧壁的温度设定为约80'C，对线圈型电极 施加2000W的RF(13. 56MHz)电力来产生等离子体，对基板侧不投入电力(即， 无偏压的OW)，进行三十秒钟的蚀刻即可。通过进行这种蚀刻，例如去掉 包含在剥离液中的硫等。
此外，这里对蚀刻方法没有特别的限制，除了电感耦合型等离子体 (ICP: Inductively Coupled Plasma)方式以外，还可以使用电容耦合型 等离子体(CCP: Capacitively Coupled Plasma)方式、电子回旋共振等 离子体(ECR: Electron Cyclotron Resonance)方式、反应性离子蚀刻(RIE: Reactive Ion Etching)方式等。
还有，在此的干法蚀刻优选通过不连续的放电(脉冲放电)进行，而 不是通过连续的放电进行。更优选的是，通过重复脉冲放电进行。通过利 用脉冲放电而进行干法蚀刻，可以降低发生在作为被蚀刻面的背沟道部的 充电损伤(charge-叩damage)。通过降低背沟道部中的充电损伤，可以 降低发生在源电极及漏电极之间的漏电流。因此，通过使用脉冲放电，可 以进一步降低截止电流，所以开关特性提高，而可以进一步提高本发明的
效果。
通过如上所述进行蚀刻，可以去掉存在于源区及漏区之间的缓冲层108 上的残渣等。此外，通过该工序，不与源电极及漏电极层112重叠的区域的 杂质半导体层也稍微被蚀刻。在上述蚀刻条件下，在很多情况下，杂质半 导体层被蚀刻例如0nm 5nra左右。因此，对应用本发明的薄膜晶体管来说， 源区及漏区110的上部(第一部分)的(内侧的)侧面与源电极及漏电极层 112大致位于同一平面上，源区及漏区110的下部(第二部分)的(内侧的) 侧面与缓冲层的侧面大致位于同一平面上(参照图4B)。通过进行这种蚀
刻，杂质半导体层有时成为近似阶梯状的形状。
此外，如上所述，源电极及漏电极层112的侧面与源区及漏区110的侧
面不一致，所以源电极和漏电极之间的距离变得足够大。因此，可以减少 漏电流，防止短路。此外，因为呈源电极及漏电极层112的侧面与源区及漏 区110的侧面不一致的形状，所以在源电极及漏电极层112的侧面以及源区 及漏区110的侧面不容易发生电场的集中。再者，通过具有作为高电阻区的 缓冲层108，使栅极绝缘层102和源电极及漏电极层112之间的距离变得足够 大。由此，可以抑制寄生电容的产生，减少漏电流。因此，可以制造可靠 性高、截止电流小、绝缘耐压高的薄膜晶体管。
通过上述工序，可以形成本发明的沟道蚀刻型薄膜晶体管。 接着，覆盖源电极及漏电极层112、源区及漏区IIO、半导体层106以及 栅极绝缘层104地形成绝缘层114 (参照图4C)。绝缘层114可以与栅极绝缘 层104同样地形成。另外，绝缘层114优选是细致的氮化硅层，以防止飘浮 在大气中的有机物、金属以及水蒸气等有可能成为污染源的杂质的侵入。 此外，缓冲层108中的碳、氮、氧的浓度优选设定为lX10"原子/cm3以下、 更优选为5X10"原子/cm3以下。
还有，因为图l所示的薄膜晶体管发挥像素晶体管的作用，所以源电极 及漏电极中的一方连接到像素电极。在图l所示的薄膜晶体管中，源电极及 漏电极中的一方通过设置在绝缘层114中的开口部116连接到像素电极层 118。
作为像素电极118，可以使用包含氧化钨的铟氧化物、包含氧化钨的铟
锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锡氧化 物(下面记为IT0)、铟锌氧化物、添加有氧化硅的铟锡氧化物等具有透光 性的导电性材料。
此外，作为像素电极层118，可以使用包含导电性高分子(也称为导电 性聚合体)的导电性组成物形成。使用导电性组成物而形成的像素电极层
118优选薄层电阻为10000 Q/cm2以下，且波长为550nm时的透光率为70呢以 上。另外，包含在导电性组成物中的导电性高分子的电阻率优选为0. 1Q *cm 以下。
另外，作为导电性高分子，可以使用所谓的^电子共轭类导电性高分 子。例如，可以举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其 衍生物、或者由上述物质的两种以上的共聚物等。
像素电极层118与源电极及漏电极层112等同样，在整个表面上形成导 电层之后使用抗蚀掩模等进行蚀刻，来进行图案形成即可。
还有，虽然在上述说明中，对栅电极和扫描线以同一个工序形成且源 电极及漏电极和信号线以同一个工序形成的情况进行了说明，但是本发明 不局限于此。电极和连接到该电极的配线也可以以不同工序形成。
以上，如本实施方式所说明，通过应用本发明，可以制造源电极和漏 电极之间的漏电流小且绝缘耐压高的薄膜晶体管。如上制成的薄膜晶体管 可以实现良好的电特性。此外，即使在大面积基板上制造的情况下，也可 以降低在同一基板上的元件之间的偏差。
此外，如上所说明，本实施方式的薄膜晶体管可以形成开关特性高的 薄膜晶体管。由此，通过使用该薄膜晶体管作为像素晶体管，可以制造对 比度高的显示装置。
实施方式2
在本实施方式中，参照

与实施方式l不同的本发明的薄膜晶体 管的制造方法。具体地说，将说明如下方式形成背沟道时不使用抗蚀掩 模，而以源电极及漏电极层为掩模来形成背沟道。
参照图7以及图8说明本发明的薄膜晶体管的制造方法的一种方式。 首先，进行到蚀刻成为源电极及漏电极的导电层的工序(参照图7A)。
还有，图7所示的状态与图3A所示的状态同样。通过该工序，形成源电极和
漏电极。导电层的蚀刻使用抗蚀掩模126。
接着，去掉抗蚀掩模126 (参照图7B)。然后，以源电极及漏电极为掩 模蚀刻杂质半导体层及缓冲层的一部分，分离源区和漏区。通过该工序， 形成源区及漏区，并且形成背沟道部(参照图7C)。
在上述制造方法中，也与实施方式l同样，在很多情况下，在源区及漏 区之间的缓冲层上附着或者堆积有在蚀刻工序中产生的副产物、抗蚀掩模 的残渣、以及可能成为用于去掉抗蚀掩模的装置内的污染源的物质等，由 于通过它们的导通而在很多元件中截止电流增高，进而在同一基板上的元 件之间的电特性产生偏差。尤其，如果将包含硫的剥离液用于抗蚀掩模的 剥离，则该倾向显著。
因此，为了解决上述问题，进行干法蚀刻。通过干法蚀刻，可以使源 区和漏区之间可靠地绝缘。作为蚀刻条件，使用不对露出的非晶半导体层 造成损伤，且对于该非晶半导体层的蚀刻速度低的条件。g卩，使用对露出 的非晶半导体层的表面几乎不造成损伤，且非晶半导体层的厚度不减少的 条件即可。在此，作为蚀刻气体，使用形成背沟道时使用的气体(例如， 氯气)即可。蚀刻优选使用电感耦合型等离子体方式，作为条件的一例， 将气体的流量比设定为30sccm，将反应室内的压力设定为0.67Pa，将下部电 极的温度设定为-l(TC，将反应室侧壁的温度设定为约8(TC，对线圈型电极 施加2000W的RF(13. 56腿z)电力来产生等离子体，对基板侧不投入电力(即， 无偏压的OW)，进行三十秒钟的蚀刻即可。通过进行这种蚀刻，例如去掉 包含在剥离液中的硫等。
此外，这里对蚀刻方法没有特别的限制，除了电感耦合型等离子体 (ICP: Inductively Coupled Plasma)方式以外，还可以使用电容耦合型 等离子体(CCP: Capacitively Co叩led Plasraa)方式、电子回旋共振等 离子体(ECR: Electron Cyclotron Resonance)方式、反应性离子蚀刻(RIE: Reactive Ion Etching)方式等。
还有，在此的干法蚀刻优选是通过间断的放电进行，更优选是通过脉 冲放电进行，而不是通过连续的放电进行。通过脉冲放电进行干法蚀刻，
可以降低发生在作为被蚀刻表面的背沟道部的充电损伤。通过降低背沟道 部中的充电损伤，可以降低发生在源电极及漏电极之间的漏电流。因此， 通过使用脉冲放电，可以进一步降低截止电流，所以开关特性提高，而可 以进一步提高本发明的效果。
通过如上所述进行蚀刻，可以去掉存在于源区及漏区之间的缓冲层108 上的残渣等。然而，如实施方式l所说明，因为在不与源电极及漏电极层重 叠的区域没有杂质半导体层，所以在该蚀刻工序中，杂质半导体层不被蚀 刻(参照图8A)。如上所述，可以制造薄膜晶体管。
接着，覆盖上述制成的薄膜晶体管地形成绝缘层(参照图8B)。该绝 缘层与实施方式1的绝缘层114同样地形成即可。
还有，为了将该薄膜晶体管用作像素晶体管，使源电极及漏电极中的 一方连接到像素电极即可。
接着，将说明与上述制造方法不同的制造方法的一例。
首先，与图3A同样，在形成有抗蚀掩模的状态下进行蚀刻，以使导电 层形成所希望的图案。在此，与实施方式l不同，利用干法蚀刻。通过对导 电层进行干法蚀刻，如图9A所示，取得以导电层不从抗蚀掩模后退的方式 进行了图案形成的状态。这里的蚀刻使用抗蚀掩模131。
接着，对该导电层进行湿法蚀刻。通过该工序，导电层的侧面后退， 而形成源电极及漏电极(参照图9B)。
接着，蚀刻杂质半导体层及缓冲层的一部分，来分离源区和漏区。通 过该工序，形成源区及漏区，并且形成背沟道部(参照图9C)。
接着，去掉抗蚀掩模131 (参照图10A)。
在上述制造方法中，也与其他制造方法同样，在很多情况下，在源区 及漏区之间的缓冲层上附着或者堆积有在蚀刻工序中产生的副产物、抗蚀 掩模的残渣、以及可能成为用于去掉抗蚀掩模的装置内的污染源的物质等， 由于通过它们的导通而在很多元件中截止电流增高，进而在同一基板上的 元件之间的电特性产生偏差。尤其，如果将包含硫的剥离液用于抗蚀掩模 的剥离，则该倾向显著。
因此，为了解决上述问题，进行干法蚀刻。通过干法蚀刻，可以使源区和漏区之间可靠地绝缘。作为蚀刻条件，使用不对露出的非晶半导体层 造成损伤，且对于该非晶半导体层的蚀刻速度低的条件。即，使用对露出 的非晶半导体层的表面几乎不造成损伤，且非晶半导体层的厚度不减少的
条件即可。在此，作为蚀刻气体，使用形成背沟道时使用的气体(例如， 氯气)即可。蚀刻优选使用电感耦合型等离子体方式，作为条件的一例，
将气体的流量比设定为30sccm，将反应室内的压力设定为0.67Pa，将下部电 极的温度设定为-l(TC，将反应室侧壁的温度设定为约8(TC，对线圈型电极 施加2000W的RF(13. 56MHz)电力来产生等离子体，对基板侧不投入电力(即， 无偏压的OW)，进行三十秒钟的蚀刻即可。通过进行这种蚀刻，例如去掉 包含在剥离液中的硫等。
此外，这里也对蚀刻方法没有特别的限制，除了电感耦合型等离子体 (ICP: Inductively Coupled Plasma)方式以外，还可以使用电容耦合型 等离子体(CCP: Capacitively Coupled Plasma)方式、电子回旋共振等 离子体(ECR: Electron Cyclotron Resonance)方式、反应性离子蚀刻(RIE: Reactive Ion Etching) 方式等。
还有，在此的干法蚀刻优选是通过间断的放电进行，更优选是通过脉 冲放电进行，而不是通过连续的放电进行。通过脉冲放电进行干法蚀刻， 可以降低发生在作为被蚀刻表面的背沟道部的充电损伤。通过降低背沟道 部中的充电损伤，可以降低发生在源电极及漏电极之间的漏电流。因此， 通过使用脉冲放电，可以进一步降低截止电流，所以开关特性提高，而可 以进一步提高本发明的效果。
通过如上所述进行蚀刻，可以去掉存在于源区及漏区之间的缓冲层上 的蚀刻残渣等。此外，通过该工序，不与源电极及漏电极层112重叠的区域 的杂质半导体层也稍微被蚀刻。在上述蚀刻条件下，杂质半导体层被蚀刻 例如0nm 5nm左右。因此，对应用上述制造方法的薄膜晶体管来说，源区 及漏区的上部(第一部分)的(内侧的)侧面与源电极及漏电极层大致位 于同一平面上，源区及漏区的下部(第二部分)的(内侧的)侧面与缓冲 层的侧面大致位于同一平面上(参照图10B)。通过进行这种蚀刻，杂质半 导体层有时形成近似阶梯状的形状。如此，可以制造薄膜晶体管。
接着，覆盖该薄膜晶体管地形成绝缘层(参照图ioc)。该绝缘层与实 施方式1的绝缘层114同样地形成即可。
还有，为了将该薄膜晶体管用作像素晶体管，使源电极及漏电极中的 一方连接到像素电极即可。
如上所述，本发明不局限于实施方式l所说明的方法，而可以应用于薄 膜晶体管的各种各样的制造方法。
实施方式3
在本实施方式中，参照

与实施方式1及2不同的本发明的薄膜 晶体管的制造方法。具体地，将说明利用多灰度掩模的制造方法。
首先，取得与实施方式l所说明的制造方法等同样地形成到导电层的叠 层体。并且，在该叠层体上形成在所希望的地方具有凹部的抗蚀掩模136(参 照图11A)。这种抗蚀掩模可以使用多灰度掩模来形成。作为多灰度掩模， 可以举出灰色调掩模或者半色调掩模，从已知的多灰度掩模选择即可。
接着，使用该抗蚀掩模136蚀刻微晶半导体层、非晶半导体层以及杂质 半导体层。通过该处理，可以根据每个元件分离半导体层、缓冲层以及杂 质半导体层。蚀刻可以利用干法蚀刻或者湿法蚀刻。然后，通过进行利用 氧等离子体的灰化处理等，使抗蚀掩模的凹部到达抗蚀掩模正下方的导电 层，来形成抗蚀掩模137 (参照图11B)。
接着，利用该抗蚀掩模137蚀刻导电层，来对导电层进行图案形成(参 照图11C)。图案形成了的导电层构成源电极或漏电极。这里，蚀刻利用湿 法蚀刻。通过该工序，取得与图3B同样的状态。
接着，蚀刻杂质半导体层及缓冲层的一部分，来分离源区和漏区。通 过该工序，形成源区及漏区，并且形成背沟道部(参照图12A)。
接着，去掉抗蚀掩模137 (参照图12B)。
在上述制造方法中，也与其他制造方法同样，在很多情况下，在源区 及漏区之间的缓冲层上附着或者堆积有在蚀刻工序中产生的副产物、抗蚀 掩模的残渣、以及可能成为用于去掉抗蚀掩模的装置内的污染源的物质等， 由于通过它们的导通而在很多元件中截止电流增高，进而在同一基板上的 元件之间的电特性产生偏差。尤其，如果将包含硫的剥离液用于抗蚀掩模
的剥离，则该倾向显著。
因此，为了解决上述问题，进行干法蚀刻。通过干法蚀刻，可以使源 区和漏区之间可靠地绝缘。作为蚀刻条件，使用不对露出的非晶半导体层 造成损伤，且对于该非晶半导体层的蚀刻速度低的条件。目卩，使用对露出 的非晶半导体层的表面几乎不造成损伤，且非晶半导体层的厚度不减少的
条件即可。在此，作为蚀刻气体，使用形成背沟道时使用的气体(例如， 氯气)即可。蚀刻优选使用电感耦合型等离子体方式，作为条件的一例， 将气体的流量比设定为30sccra，将反应室内的压力设定为0.67Pa，将下部电 极的温度设定为-10°C，将反应室侧壁的温度设定为约8(TC，对线圈型电极 施加2000W的RF(13. 56MHz)电力来产生等离子体，对基板侧不投入电力(即， 无偏压的OW)，进行三十秒钟的蚀刻即可。通过进行这种蚀刻，例如去掉 包含在剥离液中的硫等。
此外，这里也对蚀刻方法没有特别的限制，除了电感耦合型等离子体 (ICP: Inductively Coupled Plasma)方式以外，还可以使用电容耦合型 等离子体(CCP: Capacitively Coupled Plasma)方式、电子回旋共振等 离子体(ECR: Electron Cyclotron Resonance)方式、反应性离子蚀刻(RIE: Reactive Ion Etching)方式等。
还有，在此的干蚀刻优选是通过间断的放电进行，更优选是通过脉冲 放电进行，而不是通过连续的放电进行。通过脉冲放电进行干法蚀刻，可 以降低发生在作为被蚀刻表面的背沟道部的充电损伤。通过降低背沟道部 中的充电损伤，可以降低发生在源电极及漏电极之间的漏电流。因此，通 过使用脉冲放电，可以进一步降低截止电流，所以开关特性提高，而可以 进一步提高本发明的效果。
通过如上所述进行蚀刻，可以去掉存在于源区及漏区之间的缓冲层上 的蚀刻残渣等。此外，通过该工序，不与源电极及漏电极层重叠的区域的 杂质半导体层也稍微被蚀刻。在上述蚀刻条件下，杂质半导体层被蚀刻例 如0nm 5nm左右。因此，对应用上述制造方法的薄膜晶体管来说，源区及 漏区的上部(第一部分)的(内侧的)侧面与源电极及漏电极层大致位于 同一平面上，源区及漏区的下部(第二部分)的(内侧的)侧面与缓冲层
的侧面大致位于同一平面上(参照图12C)。通过进行这种蚀刻，杂质半导 体层有时形成近似阶梯状的形状。如此，可以制造薄膜晶体管。
还有，虽然未图示，但是此后可以与上述其他制造方法同样，覆盖薄 膜晶体管地形成绝缘层。在该绝缘层中形成开口部，通过该开口部使源电 极及漏电极中的一方连接到像素电极，则可以制造像素晶体管。
还有，即使在利用多灰度掩模的情况下，与参照图7说明的制造方法同
样，也可以以源电极及漏电极为掩模蚀刻杂质半导体层及缓冲层的一部分， 来分离源区及漏区。在此情况下，首先利用抗蚀掩模蚀刻导电层，来形成
源电极及漏电极(参照图13A)。
接着，将源电极及漏电极用作掩模蚀刻杂质半导体层及缓冲层的一部 分，来分离源区和漏区。通过该工序，形成源区及漏区，并且形成背沟道 部(参照图13B)。
然而，在上述制造方法中，也与其他制造方法同样，在很多情况下， 在源区及漏区之间的缓冲层上附着或者堆积有在蚀刻工序中产生的副产 物、抗蚀掩模的残渣、以及可能成为用于去掉抗蚀掩模的装置内的污染源 的物质等，由于通过它们的导通而在很多元件中截止电流增高，进而在同 一基板上的元件之间的电特性产生偏差。尤其，如果将包含硫的剥离液用 于抗蚀掩模的剥离，则该倾向显著。
因此，为了解决上述问题，进行干法蚀刻。通过干法蚀刻，可以使源 区和漏区之间可靠地绝缘。作为蚀刻条件，使用对露出的非晶半导体层不 造成损伤，且对于该非晶半导体层的蚀刻速度低的条件。即，使用对露出 的非晶半导体层的表面几乎不造成损伤，且非晶半导体层的厚度不减少的 条件即可。在此，作为蚀刻气体，使用形成背沟道时使用的气体(例如， 氯气)即可。蚀刻优选使用电感耦合型等离子体方式，作为条件的一例， 将气体的流量比设定为30sccm，将反应室内的压力设定为0.67Pa，将下部电 极的温度设定为-l(TC,将反应室侧壁的温度设定为约80。C，对线圈型电极 施加2000W的RF(13. 56MHz)电力来产生等离子体，对基板侧不投入电力(即， 无偏压的OW)，进行三十秒钟的蚀刻即可。通过进行这种蚀刻，例如去掉 包含在剥离液中的硫等。
此外，这里也对蚀刻方法没有特别的限制，除了电感耦合型等离子体
(ICP: Inductively Coupled Plasma)方式以外，还可以使用电容耦合型 等离子体(CCP: Capacitively Coupled Plasma)方式、电子回旋共振等 离子体(ECR: Electron Cyclotron Resonance)方式、反应性离子蚀刻(RIE: Reactive Ion Etching)方式等。
还有，在此的干法蚀刻优选是通过间断的放电进行，更优选是通过脉 冲放电进行，而不是通过连续的放电进行。通过脉冲放电而进行干法蚀刻， 可以降低发生在被蚀刻表面的背沟道部的充电损伤。通过降低背沟道部中 的充电损伤，可以降低发生在源电极及漏电极之间的漏电流。因此，通过 使用脉冲放电，可以进一步降低截止电流，所以开关特性提高，而可以进 一步提高本发明的效果。
通过如上所述进行蚀刻，可以去掉存在于源区及漏区之间的缓冲层上 的残渣等。此外，通过该工序，不与源电极及漏电极层重叠的区域的杂质 半导体层也稍微被蚀刻。在上述蚀刻条件下，杂质半导体层被蚀刻例如 0nm 5nm左右。因此，对应用上述制造方法的薄膜晶体管来说，源区及漏 区的上部(第一部分)的(内侧的)侧面与源电极及漏电极层大致位于同 一平面上，源区及漏区的下部(第二部分)的(内侧的)侧面与缓冲层的 侧面大致位于同一平面上(参照图13C)。通过进行这种蚀刻，杂质半导体 层有时形成近似阶梯状的形状。
还有，与图1同样，图14表示像素晶体管。与图l所示的像素晶体管不 同，图14所示的像素晶体管在源电极及漏电极层下具有半导体层(微晶半 导体层等)、缓冲层(非晶半导体层)以及杂质半导体层。
如本实施方式所说明，在应用利用多灰度掩模的制造方法的情况下， 如图14所示，成为在源电极及漏电极层下具有半导体层(微晶半导体层等)、
缓冲层(非晶半导体层)以及杂质半导体层的结构。还有，在应用在实施 方式2中参照图7以及图8说明的制造方法的情况下，也是同样。
如上所述，即使在利用多灰度掩模的情况下，也可以应用本发明。通 过利用多灰度掩模，可以削减工序数，通过应用本发明，可以成品率好地 制造电特性良好且可靠性高的薄膜晶体管。此外，制造的薄膜晶体管的电
特性的偏差。因此，将本发明应用于利用多灰度掩模的薄膜晶体管的制造 方法是非常有效的。
此外，以下也说明利用多灰度掩模的另一个制造方法。 在如上所述利用多灰度掩模的情况下，可以利用三个光刻掩模从栅电 极的形成进行到像素电极的形成。然而，即使不利用多灰度掩模，也可以 利用三个光刻掩模从栅电极的形成进行到像素电极的形成。以下，说明不 利用多灰度掩模而利用三个光刻掩模从栅电极的形成进行到像素电极的形 成的薄膜晶体管的制造方法。
首先，与图11A同样，形成层叠到导电层的叠层体。并且，在该叠层体上形成抗蚀掩模(参照图17A)。还有，栅电极层的形成利用一个光刻掩模。
接着，利用该抗蚀掩模蚀刻导电层、半导体层(微晶半导体层等)、 非晶半导体层以及杂质半导体层，根据每个元件而分离。蚀刻可以利用干法蚀刻或者湿法蚀刻(参照图17B)。
接着，在根据每个元件而分离了的导电层上形成像素电极层(参照图 17C)，在该像素电极层上形成抗蚀掩模(参照图18A)。在此，像素电极 层代表性地由氧化铟锡(IT0)形成。利用该抗蚀掩模进行用来对像素电极 层进行图案形成的蚀刻，并蚀刻杂质半导体层及缓冲层的一部分，来分离 源区和漏区。通过该工序，形成源区及漏区，并且形成背沟道部(参照图 18B)。然后，去掉抗蚀掩模(参照图18C)。
然而，在该制造方法中，也与其他制造方法同样，在很多情况下，在 源区及漏区之间的缓冲层上附着或者堆积有在蚀刻工序中产生的副产物、 抗蚀掩模的残渣、以及可能成为用于去掉抗蚀掩模的装置内的污染源的物 质等，由于通过它们的导通而在很多元件中截止电流增高，进而在同一基 板上的元件之间的电特性产生偏差。尤其，如果将包含硫的剥离液用于抗 蚀掩模的剥离，则该倾向显著。
因此，为了解决上述问题，进行干法蚀刻。通过干法蚀刻，可以使源 区和漏区之间可靠地绝缘。作为蚀刻条件，使用对露出的非晶半导体层不 造成损伤，且对于该非晶半导体层的蚀刻速度低的条件。即，使用对露出 的非晶半导体层的表面几乎不造成损伤，且非晶半导体层的厚度不减少的
条件即可。在此，作为蚀刻气体，使用形成背沟道时使用的气体(例如， 氯气)即可。蚀刻优选使用电感耦合型等离子体方式，作为条件的一例， 将气体的流量比设定为30sccm，将反应室内的压力设定为0.67Pa，将下部电 极的温度设定为-l(TC，将反应室侧壁的温度设定为约8(TC,对线圈型电极 施加2000W的RF(13.56MHz)电力来产生等离子体，对基板侧不投入电力(即， 无偏压的OW)，进行三十秒钟的蚀刻即可。通过进行这种蚀刻，例如去掉 包含在剥离液中的硫等。
此外，这里也对蚀刻方法没有特别的限制，除了电感耦合型等离子体 (ICP: Inductively Coupled Plasma)方式以外，还可以使用电容耦合型 等离子体(CCP: Capacitively Coupled Plasma)方式、电子回旋共振等 离子体(ECR: Electron Cyclotron Resonance)方式、反应性离子蚀刻(RIE: Reactive Ion Etching) 方式等。
还有，在此的干法蚀刻优选是通过间断的放电进行，更优选是通过脉 冲放电进行，而不是通过连续的放电进行。通过脉冲放电而进行干法蚀刻， 可以降低发生在被蚀刻表面的背沟道部的充电损伤。通过降低背沟道部中 的充电损伤，可以降低发生在源电极及漏电极之间的漏电流。因此，通过 使用脉冲放电，可以进一步降低截止电流，所以开关特性提高，而可以进 一步提高本发明的效果。
通过如上所述进行蚀刻，可以去掉存在于源区及漏区之间的缓冲层上 的残渣等。此外，通过该工序，不与源电极及漏电极层重叠的区域的杂质 半导体层也稍微被蚀刻。在上述蚀刻条件下，杂质半导体层被蚀刻例如 0nm 5mn左右。因此，对应用上述制造方法的薄膜晶体管来说，源区及漏 区的上部(第一部分)的(内侧的)侧面与源电极及漏电极层大致位于同 一平面上，源区及漏区的下部(第二部分)的(内侧的)侧面与缓冲层的 侧面大致位于同一平面上(参照图13C)。通过进行这种蚀刻，杂质半导体 层有时形成近似阶梯状的形状。
如上所说明，本发明可以应用于各种各样的方式的制造方法。
实施方式4
本发明不局限于实施方式1 3所说明的具有微晶半导体层等的薄膜晶
体管，也可以应用于只具有非晶半导体层(只具有实施方式l所示的缓冲层)
的反交错型薄膜晶体管。
即使在将本发明应用于只利用非晶半导体作为半导体层的反交错型薄
膜晶体管的情况下，制造方法也与实施方式1 实施方式3同样。但是，该
薄膜晶体管不具有如实施方式1等中的半导体层106那样的层。
图15表示在通过应用本发明与图1同样地制造的情况下的只利用非晶 半导体层作为半导体层的反交错型薄膜晶体管。此外，图16表示与图14同 样利用多灰度掩模制造的情况下的只利用非晶半导体作为半导体层的反交 错型薄膜晶体管。如此，即使在将本发明应用于只利用非晶半导体层作为 半导体层的反交错型薄膜晶体管的制造的情况下，也可以低成本且成品率 好地制造电特性良好且可靠性高的薄膜晶体管。此外，可以减少在同一基 板上的元件之间的电特性的偏差。 实施方式5
在本实施方式中，将说明应用如上述实施方式所说明地制造的薄膜晶 体管的液晶显示装置。
首先，将说明VA (垂直取向)方式的液晶显示装置。VA方式是不施加 电压时液晶分子的长轴相对于面板表面垂直的方式。在本实施方式中，尤 其设法将像素分割为几个区域(亚像素)，使分子分别倒向不同的方向。 这种方式称为多畴(multi-domain)化或多畴设计。在下面的说明中，将 说明采用多畴设计的液晶显示装置。
图20是形成有像素电极的基板侧的俯视图，而图19示出图20中的切断 线A-B的截面图。此外，图21是形成对置电极的基板侧的俯视图。
图19示出将基板300和对置基板的基板301重叠并注入了液晶的情况。 在基板300上具有薄膜晶体管328、连接到薄膜晶体管328的源电极或漏电极 层的像素电极324以及保持电容部330。对置电极340设置在基板301上。
在基板301中形成间隔物342的位置具有遮光层332、第一着色层334、 第二着色层、第三着色层338、对置电极340。通过采用在形成间隔物342的 位置层叠形成着色层的结构，使用来控制液晶的取向的突起344的高度和形 成间隔物342的位置的高度不同。在像素电极324上具有取向膜348，与对置
电极340接触地设置取向膜346。液晶层350设置在取向膜346以及取向膜348 之间。
在图19中，间隔物342使用支柱间隔物(柱状间隔物)，但是本发明不 局限于此，也可以使用珠状间隔物(球状间隔物)。此外，间隔物342也可 以设置在基板300具有的像素电极324上。
在基板300上具有薄膜晶体管328、连接到薄膜晶体管328的像素电极 324以及保持电容部330。像素电极324和配线318在贯穿绝缘层320以及绝缘 层322的开口部323中连接。绝缘层320覆盖薄膜晶体管328、配线318以及保 持电容部330地设置。绝缘层322覆盖绝缘层320地设置。薄膜晶体管328可 以应用在上述实施方式(例如实施方式l)中说明的制造方法来制造。此外， 保持电容部330由以与薄膜晶体管328的栅电极及扫描线相同的工序同样地 形成的导电层、以与薄膜晶体管328的源电极及信号线相同的工序同样地形 成的导电层、以及夹在它们之间的薄膜晶体管328的栅极绝缘层构成。
液晶元件通过使具有取向膜348的像素电极324、具有取向膜346的对置 电极340以及夹在它们之间的液晶层350重叠设置而构成。
图20表示基板300侧的俯视图。像素电极324通过使用与实施方式1中的 像素电极层118同样的材料来设置。像素电极324具有狭缝325。狭缝325用 于液晶的取向的控制。
图20所示的薄膜晶体管329可以与薄膜晶体管328同样地形成。此外， 连接到薄膜晶体管329的像素电极326可以通过与像素电极324同样的材料 及方法来形成。此外，保持电容部331可以与保持电容部330同样地形成。
薄膜晶体管328及薄膜晶体管329的源极或漏极与配线316连接。该液晶 面板的一个像素由像素电极324和像素电极326构成。像素电极324和像素电 极326构成亚像素。
图21表示基板301侧的俯视图。在遮光层332的上方设置有对置电极 340。对置电极340优选使用与像素电极324同样的材料形成。与对置电极340 接触地设置有控制液晶的取向的突起344。此外，在与遮光层332重叠的规 定位置设置有间隔物342。还有，在图21中，只对遮光层332、间隔物342以 及突起344进行阴影处理。
图22示出前面说明了的像素结构的等效电路图。薄膜晶体管328和薄膜 晶体管329的栅极都连接到发挥扫描线的作用的配线302，它们的源极及漏 极中的一方连接到配线316，源极及漏极中的另一方通过保持电容部330或 保持电容部331连接到配线304及配线305。在图22中，如果使发挥电容线的 作用的配线304的电位和同样发挥电容线的作用的配线305的电位不同，则 可以使液晶元件351和液晶元件352的工作不同。即，通过分别控制配线304 和配线305的电位，可以扩大视角。
如果对设置有狭缝325的像素电极324施加电压(使像素电极324的电位 和对置电极340的电位不同)，则在狭缝325的近旁产生电场的变形，而产 生倾斜电场。如果将该狭缝325和基板301侧的突起344交替配置，则可以有 效地产生倾斜电场，控制液晶的取向，使液晶取向的方向根据位置而不同。 即，可以多畴化而扩大液晶面板的视角。
接着，对于与上述不同的方式的VA方式液晶显示装置，参照图23 图 26进行说明。
图24是形成像素电极的基板侧的俯视图，而图23示出对应于图24中的 切断线C-D的截面结构。此外，图25是形成对置电极的基板侧的俯视图。在 下面的说明中，参照这些附图进行说明。
在图23 26所示的液晶显示装置的像素中， 一个像素具有多个像素电 极，各像素电极上连接有薄膜晶体管。即，是采用多畴设计的像素。各薄 膜晶体管以不同的栅极信号驱动。即，可以独立控制施加到各个像素电极 的信号(参照图26)。
像素电极424在开口部423中通过配线418连接到薄膜晶体管428。此外， 像素电极426在开口部427中通过配线419连接到薄膜晶体管429。连接到薄 膜晶体管428的栅电极的发挥扫描线的作用的配线402和连接到薄膜晶体管 429的栅电极的发挥扫描线的作用的配线403彼此分离，使得可以提供不同 的栅极信号。另一方面，薄膜晶体管428和薄膜晶体管429共同使用配线416 作为信号线。薄膜晶体管428和薄膜晶体管429可以适当地使用应用上述实 施方式的制造方法的薄膜晶体管。
还有，薄膜晶体管428连接有保持电容部430。薄膜晶体管429连接有保
持电容部431。保持电容部430由配线409、配线418、夹在它们之间的绝缘 层406构成。保持电容部431由配线409、配线419、夹在它们之间的绝缘层 406构成。绝缘层406发挥薄膜晶体管428和薄膜晶体管429的栅极绝缘层的 作用。
还有，开口部423及开口部427以贯穿覆盖薄膜晶体管428及薄膜晶体管 429地设置的绝缘层420及绝缘层422的方式设置。
还有，配线409发挥电容线的作用，保持为一定电位(共同电位)。
像素电极424和像素电极426的形状不同(参照图24)，由狭缝425分离。 具体地，以围绕V字型像素电极424的外侧的方式设置有像素电极426。通过 薄膜晶体管428及薄膜晶体管429使施加到像素电极424和像素电极426的电 压的时序不同，可以控制液晶的取向。图26示出该像素结构的等效电路图。 通过将不同的栅极信号提供到配线402和配线403，可以使薄膜晶体管428和 薄膜晶体管429的工作时序不同。
在相对于基板400的基板401上设置有遮光层432、着色层436、对置电 极440。此外，在着色层436和对置电极440之间设置平坦化层437，以防止 液晶的取向无序。图25示出对置基板侧的俯视图。对置电极440在不同的像 素之间共同使用，设置有狭缝441。通过将该狭缝441和像素电极424及像素 电极426侧的狭缝425交替配置，可以有效地产生倾斜电场，控制液晶的取 向。藉此，可以通过第一液晶元件451和第二液晶元件452使液晶取向的方 向不同，可以扩大视角。
通过使具有取向层448的像素电极424、液晶层450、以及具有取向层446 的对置电极440相互重叠，设置第一液晶元件451。此外，通过使具有取向 层448的像素电极426、液晶层450、以及具有取向层446的对置电极440相互 重叠，设置第二液晶元件452。从而，在图23 26所示的像素结构中，形成 在一个像素中设置有第一液晶元件451和第二液晶元件452的多畴结构。
另外，本发明也可以应用于水平电场方式的液晶显示装置。水平电场 方式是通过对于液晶盒内的液晶分子在水平方向上施加电场驱动液晶元件 来表现灰度的方式。如果采用水平电场方式，可以将视角扩大至约180。。 在此，以下参照图27及图28说明应用本发明的水平电场方式的液晶显示装 置。
图27示出使设有薄膜晶体管528和与薄膜晶体管528连接的像素电极 524的基板500以及作为对置基板的基板501重叠并注入了液晶的状态。基板 501具有遮光层532、着色层536以及平坦化层537。基板500具有像素电极， 但基板501不具有对置电极。在基板500和基板501之间通过注入的液晶而设 置有液晶层550。还有，基板500具有取向膜548，基板501具有取向膜546， 取向膜546及取向膜548接触液晶层550地设置。
基板500具有对置电极507、连接到对置电极507的发挥电容线的作用的 配线504以及薄膜晶体管528。薄膜晶体管528可以适当地使用应用上述实施 方式(例如实施方式l)的制造方法的薄膜晶体管。对置电极507可以使用 与实施方式1所示的像素电极层118同样的材料。此外，对置电极507划分为 与像素形状大体相同的形状而设置。还有，在对置电极507及配线504上具 有第一绝缘层506。第一绝缘层506设置在发挥薄膜晶体管528的栅电极的作 用的配线502上，发挥薄膜晶体管528的栅极绝缘层的作用。
在第一绝缘层506上形成薄膜晶体管528的源电极及漏电极、与它们连 接的配线516以及配线518。配线516是在液晶显示装置中输入视频信号的信 号线。配线516是在一个方向上延伸的配线，同时连接到薄膜晶体管528的 源区及漏区中的一方，也发挥薄膜晶体管528的源电极或漏电极的作用。配 线518连接到源电极及漏电极中的另一方，连接到像素电极524。
在配线516及配线518上设置有第二绝缘层520。此外，在第二绝缘层520 上设置有像素电极524，该像素电极524在设置在第二绝缘层520中的开口部 523中连接到配线518。像素电极524使用与实施方式1所示的像素电极层118 同样的材料形成。
如上所述，在基板500上设置有薄膜晶体管528、连接到薄膜晶体管528 的像素电极524。还有，保持电容形成在对置电极507和像素电极524之间。
图28是表示像素电极的结构的平面图。在像素电极524中设置有狭缝 525。通过利用狭缝525，可以控制液晶的取向。在此情况下，电场在对置 电极507和像素电极524之间产生。在对置电极507和像素电极524之间具有 第一绝缘层506，第一绝缘层506的厚度大约为50nm 200nm，与厚度大约为
2um 10um的液晶层相比足够薄，所以在与基板500平行的方向上(水平 方向)产生电场。通过该电场，可以改变液晶的取向。利用该在与基板大 体平行的方向上的电场，使液晶分子水平旋转。在此情况下，因为液晶分 子在任何状态下都水平，所以几乎没有观察角度所引起的对比度等的变化， 可以实现广视角。此外，因为对置电极507及像素电极524都是具有透光性 的电极，所以可以提高开口率。
接着，参照图29及30说明具有与上述不同的方式的水平电场方式的液 晶显示装置。
图29和图30表示水平电场方式的液晶显示装置的像素结构的一例。图 30是俯视图，而图29示出对应于沿着图30所示的切断线G-H的截面结构。
图29示出使具有薄膜晶体管628及连接到薄膜晶体管628的像素电极 624的基板600和与基板600相对的基板601重叠并注入了液晶的状态。在基 板601上设置有遮光层632、着色层636以及平坦化层637等。基板600具有像 素电极，而基板601不具有像素电极。在基板600和基板601之间通过注入的 液晶而设置有液晶层650。还有，基板600具有取向膜648，基板601具有取 向膜646，取向膜646及取向膜648接触液晶层650地设置。
基板600具有保持为共同电位的配线609及应用上述实施方式(例如实 施方式l)的制造方法的薄膜晶体管628。配线609可以与薄膜晶体管628的 扫描线602同时以相同的工序形成。此外，由与配线609相同的层构成的对 置电极(共同电极)划分为与像素形状大体相同的形状而设置。
在第一绝缘层606上设置有连接到薄膜晶体管628的源电极及漏电极中 的一方的配线616、配线618。还有，第一绝缘层606发挥薄膜晶体管628的 栅极绝缘膜的作用。配线616是在液晶显示装置中输入视频信号的信号线是 在一个方向上延伸的配线，同时连接到薄膜晶体管628具有的源区及漏区中 的一方，配线616也构成源电极及漏电极中的一方。配线618是连接到源电 极及漏电极中的另一方，连接到像素电极624的配线。还有，薄膜晶体管628 可以适当地使用应用上述实施方式的制造方法的薄膜晶体管。
在配线616及配线618上设置第二绝缘层620。此外，在第二绝缘层620 上设置像素电极624，该像素电极624在形成在第二绝缘层620中的开口部
623中连接到配线618。像素电极624使用与实施方式1所说明的像素电极层 118同样的材料来形成。另外，如图30所示，像素电极624以配线609和与配 线609同时形成的梳形电极之间产生水平电场的方式设置。此外，像素电极 624的梳状部分和与配线609同时形成的对置电极(共同电极)交替地设置。
如果在像素电极624的电位和配线609的电位之间产生电位差，则在与 基板大体平行的方向上产生电场，可以通过该电场来控制液晶的取向。通 过利用该电场使液晶分子水平旋转，可以控制液晶的取向。此时，因为液 晶分子的长轴在任意状态下都与基板大体平行，所以几乎没有观察角度所 引起的对比度等的变化。因此，可以实现广视角。
如上所述，在基板600上设置薄膜晶体管628以及与薄膜晶体管628连接 的像素电极624。保持电容通过设置配线609、电容电极615以及夹在它们之 间的第一绝缘层606而形成。在与配线616等相同的层设置的电容电极615和 像素电极624在开口部623中连接。
还有，本发明也可以应用于TN方式的液晶显示装置。接着，以下参照 图31及图32说明应用本发明的TN型的液晶显示装置的形态。
图31和图32示出TN方式的液晶显示装置的像素结构。图32是俯视图， 而图31示出对应于图32所示的切断线I-J的截面结构。在下面的说明中，参 照图31及图32进行说明。
在基板700上，像素电极724通过开口部723利用配线718与薄膜晶体管 728连接。发挥信号线的作用的配线716与薄膜晶体管728连接。配线702发 挥扫描线的作用。作为薄膜晶体管728，可以适当地使用应用上述实施方式 (例如实施方式l)的制造方法的薄膜晶体管。
像素电极724通过使用与实施方式1的像素电极层118同样的材料来形成。
与基板700对置的基板701具有遮光层732、着色层736以及对置电极 740。此外，在着色层736和对置电极740之间具有平坦化层737，以防止液 晶的取向无序。液晶层750设置在像素电极724和对置电极740之间。还有， 在液晶层750和像素电极724之间具有取向膜748，并且在液晶层750和对置 电极740之间具有取向膜746。
通过使像素电极724、液晶层750以及对置电极740重叠，形成液晶元件。 此外，也可以在基板700上设置成为滤色片的着色层、或者遮光层(黑 矩阵)。此外，将偏振片贴到基板700的与设置有薄膜晶体管等的面相反的 面(背面)，将偏振片贴到基板701的与设置有对置电极740等的面相反的 面(背面)。
对置电极740可以适当地使用与像素电极724同样的材料。通过使像素 电极724、液晶层750以及对置电极740重叠，形成液晶元件。
保持电容由配线704、配线715以及夹在它们之间的绝缘膜720构成。 还有，在前面说明时参照的图中，栅电极和扫描线以相同的层形成， 所以标记相同的符号。同样地，对源电极或漏电极和信号线标记相同的符 号。
通过上述工序，可以制造液晶显示装置。本实施方式的液晶显示装置 具有的薄膜晶体管应用上述实施方式所说明的制造方法而制成。因此，薄 膜晶体管的截止电流少且电特性的可靠性高，所以可以使本实施方式所说 明的液晶显示装置的对比度和辨识性高。
实施方式6
本发明不但可以应用于液晶显示装置，而且可以应用于发光装置。在 本实施方式中，参照图33和图34来说明发光装置的制造工序。作为发光装 置，使用利用电致发光的发光元件。利用电致发光的发光元件根据其发光 材料是有机化合物还是无机化合物来进行区分， 一般来说，前者被称为有 机EL元件，而后者被称为无机EL元件。
在有机EL元件中，通过对发光元件施加电压，载流子(电子及空穴) 从一对电极分别注入到包含发光性的有机化合物的层中，流过电流。而且， 通过这些载流子(电子及空穴)复合，发光性的有机化合物形成激发态， 该载流子从激发态回到基态时发光。这种发光元件根据其机理而被称为电 流激发型发光元件。
根据其元件结构，无机EL元件被分为分散型无机EL元件和薄膜型无机 EL元件。分散型无机EL元件具有将发光材料的粒子分散在粘合剂中而得的 发光层，发光机理是利用施主能级和受主能级的施主-受主复合型发光。薄
膜型无机EL元件具有由电介质层夹住发光层并由一对电极夹住其的结构， 发光机理是利用金属离子的内层电子跃迁的定域型发光。
还有，在此，使用有机EL元件作为发光元件来说明。此外，使用应用
上述实施方式所说明的制造方法的薄膜晶体管作为控制发光元件的驱动的 薄膜晶体管来进行说明。
首先，如图33A所示，在基板800上形成薄膜晶体管801及薄膜晶体管 802。在图33A中，在薄膜晶体管801及薄膜晶体管802上具有发挥保护层的 作用的绝缘层803，在绝缘层803上具有绝缘层804。绝缘层804是为了使上 表面平坦化而设置的。绝缘层803较好是使用例如氧化硅、氮化硅、氧氮化 硅等来形成。绝缘层804较好是使用丙烯酸类、聚酰亚胺或聚酰胺等有机树 脂或者硅氧烷来形成。
在绝缘层804上具有导电层805。导电层805发挥像素电极的作用。当像 素的薄膜晶体管是n型薄膜晶体管时，优选形成阴极作为像素电极，而当是 P型薄膜晶体管时，优选形成阳极。当形成阴极作为像素电极时，使用功函 数小的材料，例如Ca、 Al、 CaF、 MgAg、 AlLi等即可。
接着，如图33B所示，在导电层805的侧面(端部)及绝缘层804上形成 间隔壁806。间隔壁806具有开口部，在该开口部中露出导电层805。间隔壁 806使用有机树脂层、无机绝缘层或有机聚硅氧烷来形成。特别优选的是， 通过使用感光性的材料形成间隔壁806，对导电层805上的间隔壁806进行曝 光来形成开口部，从而使该开口部的侧壁成为具有连续曲率的倾斜面。
接着，形成发光层807，使其在间隔壁806的开口部中与导电层805接触。 发光层807既可以由单层构成，又可以由多层的叠层构成。
接着，覆盖发光层807地形成导电层808。导电层808被称为共同电极。 由形成阴极的材料形成导电层805的情况下，由形成阳极的材料形成导电层 808。导电层808可以通过使用作为实施方式1中的像素电极层118列举的具 有透光性的导电性材料的透光性导电层来形成。作为导电层808，也可以使 用氮化钛层或者钛层。在图33B中，使用氧化铟锡(ITO)作为导电层808。 通过在间隔壁806的开口部中导电层805、发光层807和导电层808重叠，从 而形成发光元件809。此后，优选在间隔壁806以及导电层808上形成保护层
810，以防止氧、氢、水分或二氧化氮等侵入发光元件809。作为保护层810， 可以使用氮化硅层、氮氧化硅层以及DLC层等。
更优选的是，完成到图33B之后，利用气密性高且漏气少的保护薄膜(层 压薄膜、紫外线固化树脂薄膜等)或者覆盖材料进一步进行封装(封入)， 以防止暴露于外界空气。
接着，参照图34说明发光元件的结构。在此，以驱动用晶体管是n型薄
膜晶体管的情况为例，说明像素的截面结构。
对发光元件来说，为了取出发射的光，其阳极及阴极中的至少一方是 透明即可。并且，在基板上形成薄膜晶体管以及发光元件，有如下结构的 发光元件从与基板相反的一侧的表面取出发射的光的顶部发射结构；从 基板侧的表面取出发射的光的底部发射结构；以及同时从基板一侧及与基 板相反一侧的表面取出发射的光的双面发射结构。在本发明中，可以应用 于上述发射结构中的哪一个。
图34A示出顶部发射结构的发光元件。图34A是在驱动用晶体管821是n 型薄膜晶体管且从发光元件822发射的光穿透阳极825侧的情况下的像素的 截面图。在图34A中，发光元件822的阴极823和驱动用晶体管821电连接， 在阴极823上依次层叠有发光层824以及阳极825。阴极823由功函数小且反 射光的导电性材料(例如Ca、 Al、 CaF、 MgAg、 AlLi等)形成即可。并且， 发光层824既可以由单层构成，又可以由多层的叠层构成。在由多层构成的 情况下，例如，在阴极823上依次层叠电子注入层、电子传输层、发光层、 空穴传输层或者空穴注入层来形成。还有，无需设置所有这些层。阳极825 由透过光的具有透光性的导电性材料形成，例如可以使用包含氧化鸨的铟 氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛 的铟锡氧化物、铟锡氧化物(ITO)、铟锌氧化物或者添加有氧化硅的铟锡 氧化物等具有透光性的导电层。
由阴极823和阳极825夹住发光层824的区域相当于发光元件822。在图 34A所示的像素的情况下，从发光元件822发射的光如空心箭头所示在阳极 825侧射出。
图34B表示底部发射结构的发光元件。它是在驱动用晶体管831是n型薄
膜晶体管且从发光元件822发射的光在阴极833侧射出的情况下的像素的截 面图。在图34B中，在电连接到驱动用晶体管831的透光性的导电层837上形 成有发光元件822的阴极833，在阴极833上依次层叠有发光层834及阳极 835。还有，在阳极835具有透光性的情况下，较好是覆盖阳极835地形成有 用来反射或遮蔽光的遮光层836。阴极833与图34A的情况同样，是由功函数 小的材料形成的导电层即可，可以使用已知材料即可。但是，将其厚度设 定为透过光的程度(优选为5nm 30nm左右)。例如，可以使用具有20nm的 厚度的铝作为阴极833。并且，发光层834与图34A同样既可以由单层构成， 又可以由多层的叠层构成。阳极835无需透过光，但是也可以与图34A同样 地利用透光性的导电性材料来形成。并且，作为遮光层836，例如可以使用 反射光的金属层等，但是不局限于此。例如，也可以使用添加有黑色颜料 的树脂等。
由阴极833和阳极835夹住发光层834的区域相当于发光元件822。在图 34B所示的像素的情况下，从发光元件822发射的光如空心箭头所示在阴极 833侧射出。
图34C表示双面发射结构的发光元件。在图34C中，在电连接到驱动用 晶体管841且具有透光性的导电层847上形成有发光元件822的阴极843，在 阴极843上依次层叠有发光层844及阳极845。阴极843与图34A的情况同样， 是功函数小的导电层即可，可以使用已知材料。但是，将其厚度设定为透 过光的程度。例如，可以使用以约20nm的厚度形成的铝层作为阴极843。并 且，发光层844与图34A同样既可以由单层构成，又可以由多层的叠层构成。 阳极845可以与图34A同样地利用透光性的导电性材料来形成。
阴极843、发光层844和阳极845彼此重叠的部分相当于发光元件822。 在图34C所示的像素的情况下，从发光元件822发射的光如空心箭头所示同 时在阳极845侧和阴极843侧射出。
还有，虽然在此说明了使用有机EL元件作为发光元件的情况，但是也 可以使用无机EL元件作为发光元件。
还有，虽然在本实施方式中示出了控制发光元件的驱动的薄膜晶体管 (驱动用晶体管)和发光元件直接连接的实例，但是也可以在驱动用晶体
管和发光元件之间连接有电流控制用晶体管。
还有，本实施方式所说明的发光装置不局限于图34所示的结构，可以
根据本发明的技术思想进行各种变形。
通过上述工序，可以制造发光装置。本实施方式的发光装置具有的薄 膜晶体管使用应用上述实施方式的制造方法的薄膜晶体管。因此，薄膜晶
体管的截止电流少且电特性的可靠性高，所以可以提高本实施方式所说明 的发光装置的对比度和辨识性。 实施方式7
下面，参照

安装在实施方式5所说明的显示装置或实施方式6
所说明的发光装置中的显示面板或发光面板的一种形态。
在本发明的液晶显示装置或发光装置中，优选将连接到像素部的信号线驱
动电路及扫描线驱动电路设置在另外的基板(例如，半导体基板或者SOI基板 等)上并连接。然而，也可以不另行设置而在与像素电路形成在同一基板上。 还有，对于另行形成的基板的连接方法没有特别的限制，可以使用已知的 C0G方法、引线键合方法、或TAB方法等。此外，只要可以实现电连接，对于连 接位置没有特别的限制。另外，也可以另行形成控制器、CPU、及存储器等并 连接到像素电路。
图35示出本发明的显示装置的框图。图35所示的显示装置包括具有多个具 备显示元件的像素的像素部850、选择各像素的扫描线驱动电路852、控制对被 选择的像素的视频信号的输入的信号线驱动电路853。
还有，本发明的显示装置不局限于图35所示的形态。即，在本发明中使用 的信号线驱动电路不局限于只具有移位寄存器和模拟开关的形成。除了移位寄 存器和模拟开关以外，还可以具有缓冲存储器、电平转移器、源极跟随器等其 他电路。此外，不一定要设置移位寄存器及模拟开关，例如可以具有如译码电 路的能够选择信号线的其他电路代替移位寄存器，也可以具有闩锁电路等代替 模拟开关。
图35所示的信号线驱动电路853具有移位寄存器854以及模拟开关855。向 移位寄存器854中输入时钟信号(CLK)和起始脉冲信号(SP)。当输入时钟信 号(CLK)和起始脉冲信号(SP)时，在移位寄存器854中产生时序信号，输
入到模拟开关855。
此外，对模拟开关855供应视频信号(video signal)。模拟开关855根据
被输入的时序信号对视频信号进行取样，然后供应给后级的信号线。
图35所示的扫描线驱动电路852具有移位寄存器856以及缓冲存储器857。 此外，也可以具有电平转移器。在扫描线驱动电路852中，对移位寄存器856输 入时钟信号(CLK)及起始脉冲信号(SP)，从而产生选择信号。产生的选择 信号在缓冲存储器857中被缓冲放大，并被供应给对应的扫描线。 一线中的所 有像素晶体管的栅极连接到一条扫描线。并且，由于当工作时需要使一线的像 素的晶体管同时导通，因此缓冲存储器857采用能够流过大电流的结构。
在全彩色的显示装置中，在将对应于R (红)、G (绿)、B (蓝)的视 频信号依次进行取样并供应给对应的信号线的情况下，用来连接移位寄存 器854和模拟开关855的端子数相当于用来连接模拟开关855和像素部850的 信号线的端子数的l/3左右。因此，通过将模拟开关855与像素部850形成在 同一基板上，与将模拟开关855形成在与像素部850不同的基板上的情况相 比，可以控制用来连接另行形成的基板的端子数，抑制连接缺陷的发生几 率，可以提高成品率。
此外，虽然图35的扫描线驱动电路852具有移位寄存器856以及缓冲存储器 857，但是本发明不局限于此，也可以只利用移位寄存器856构成扫描线驱动电 路852。
还有，图35所示的结构只表示本发明的显示装置的一种形态，信号线驱动 电路和扫描线驱动电路的结构不局限于此。
接着，参照图36和图37说明相当于本发明的液晶显示装置的一种形态 的液晶显示面板及发光面板的外观。图36A示出如下面板的俯视图利用密 封材料905将形成在第一基板901上的具有微晶半导体层的晶体管910及液 晶元件913密封在与第二基板906之间。图36B相当于图36A的K-L的截面图。 图37示出发光装置的情况。还有，在图37中，只对不同于图36的部分标记 符号。
以包住形成在第一基板901上的像素部902和扫描线驱动电路904的方 式设置有密封材料905。此外，在像素部902及扫描线驱动电路904上设置有
第二基板906。因此，使用第一基板901、密封材料905以及第二基板906将 像素部902及扫描线驱动电路904与液晶层908或填充材料931—起密封。另 外，在第一基板901上的与被密封材料905包住的区域不同的区域中安装有 信号线驱动电路903。此外，信号线驱动电路903是在另行准备的基板上利 用具有多晶半导体层的晶体管而设置的。还有，虽然在本实施方式中说明 将使用具有多晶半导体层的薄膜晶体管的信号线驱动电路903贴到第一基 板901的情况，但是也可以以使用单晶半导体的晶体管形成信号线驱动电路 并贴合。图36B例示信号线驱动电路903中所含的由多晶半导体层形成的晶 体管909。
设置在第一基板901上的像素部902具有多个晶体管，图36B例示像素部 902中所含的晶体管910。此外，扫描线驱动电路904也具有多个晶体管，图 36B例示信号线驱动电路903中所含的晶体管909。还有，虽然在本实施方式 中，说明在发光装置中晶体管910是驱动用晶体管的情况，但是晶体管910 既可以是电流控制用晶体管，又可以是擦除用晶体管。晶体管910相当于使 用微晶半导体层的晶体管。
此外，液晶元件913所具有的像素电极912通过配线918电连接到晶体管 910。再者，配线918与引导配线914电连接。而且，液晶元件913的对置电 极917设置在第二基板906上。像素电极912、对置电极917以及液晶层908重 叠的部分相当于液晶元件913。
此外，发光元件930所具有的像素电极通过配线电连接到晶体管910的 源电极或漏电极。而且，在本实施方式中，发光元件930的共同电极和具有 透光性的导电性材料层电连接。还有，发光元件930的结构不局限于本实施 方式所示的结构。可以根据从发光元件930取出的光的方向、晶体管910的 极性等，适当地改变发光元件930的结构。
还有，作为第一基板901以及第二基板906的材料，可以使用玻璃、金 属(代表性的是不锈钢)、陶瓷或者塑料等。作为塑料，可以使用FRP (玻 璃纤维增强塑料)板、PVF (聚氟乙烯)薄膜、聚酯薄膜或丙烯酸类树脂薄 膜等。此外，也可以使用具有使用PVF薄膜、聚酯薄膜夹住铝箔的结构的薄 片。
另外，间隔物911是珠状间隔物，为控制像素电极912和对置电极917 之间的距离(盒间隙)而设置。还有，也可以使用通过选择性地蚀刻绝缘 层来获得的间隔物(支柱间隔物)。
此外，供应到另行形成的信号线驱动电路903、扫描线驱动电路904以 及像素部902的各种信号(电位)从FPC907 (柔性印刷电路)通过引导配线 914以及引导配线915供给。
在本实施方式中，连接端子916由与液晶元件913所具有的像素电极912 相同的导电层形成。此外，引导配线914以及引导配线915由与配线918相同 的导电层形成。
连接端子916和FPC907所具有的端子通过各向异性导电层919电连接。 还有，虽然未图示，但是本实施方式所示的液晶显示装置具有取向膜
以及偏振片，还可以具有滤色片、遮光层等。
此外，供应到另行形成的信号线驱动电路903、扫描线驱动电路904以
及像素部902的各种信号(电位)从FPC907通过引导配线914以及引导配线
915供给。
在本实施方式中，连接端子916由与发光元件930所具有的像素电极相 同的导电层而设置。但是，不局限于此。
还有，作为位于在自发光元件930的光的取出方向上的基板的第二基板
必须是透光性的基板。在此情况下，使用由玻璃板、塑料板、聚酯薄膜或 丙烯酸类薄膜等具有透光性的材料构成的基板。
此外，作为填充材料931，可以使用氮、氩等惰性气体或者使用紫外线 固化树脂或热固化树脂等，还可以使用PVC (聚氯乙烯)、丙烯酸类、聚酰 亚胺、环氧树脂、有机硅树脂、PVB (聚乙烯醇縮丁醛)、或者EVA (乙烯-醋酸乙烯酯)等。在此，例如使用氮即可。
此外，可以在发光元件的出射面上适当地设置偏振片、圆偏振片(包 括椭圆偏振片)、波片(A/4波片、入/2波片)或者滤色片等光学薄膜。 此外，也可以在偏振片或圆偏振片上设置防反射止层。
本实施方式可以与其他实施方式所记载的结构组合而实施。
实施方式8
如上述实施方式所说明，通过本发明可以制造有源矩阵型显示模块。 还有，将安装至FPC的显示面板称为显示模块。即，可以将本发明应用于将 它们安装到显示部中的所有电子设备。作为电子设备，可以举出摄像机、 数字相机等影像拍摄装置，头戴式显示器(护目镜型显示器)，汽车导航
系统，投影机，汽车音响，个人计算机，移动信息终端(移动计算机、移
动电话、或电子书籍等)等。图38示出它们的一例。
图38A为电视装置。如图38A所示，可以将显示模块嵌入框体中来完成 电视装置。由显示模块形成主画面953，作为其他附属设备，具备扬声器部 959、操作开关等。
如图38A所示，将利用显示元件的显示用面板952嵌入框体951中，可以 由接收器955接收以普通的电视广播为代表的信号，也可以通过调制解调器 954连接到釆用有线或无线方式的通信网络，进行单向或双向的信息通信。 电视装置的操作可以使用嵌入框体中的开关或遥控操作机956来进行，也可 以在该遥控操作机956中设置有显示输出信息的显示部957。
另外，在电视装置中，除了主画面953之外，还可以使用第二显示用面 板形成副画面958而附加显示频道、音量等的结构。在该结构中，可以使用 视角优良的液晶显示面板形成主画面953，使用能够以低耗电量来显示的液 晶显示面板形成副画面958。另外，当利用液晶显示面板形成副画面时，通 过使其能够闪动显示，而可以实现低耗电量化。另外，也可以副画面采用 发光装置来减少耗电量。
图39为表示可以应用于图38A所示的电视装置的电视装置结构的框图。 在显示面板中形成有像素部971。如其他实施方式所说明地使信号线驱动电 路972和扫描线电路973连接即可。
作为其他外部电路的结构，在图像信号的输入侧，具有放大由调谐器 974接收的信号中的图像信号的图像信号放大电路975，将从图像信号放大 电路975输出的信号转换为与红、绿、蓝各种颜色对应的色信号的图像信号 处理电路976，以及将该图像信号转换为驱动器IC的输入规格的控制电路 977等。控制电路977将信号分别输出到扫描线侧和信号线侧。在进行数字 驱动的情况下，也可以具有如下结构，即在信号线侧设置信号分割电路978，
将输入数字信号分割成m个来供应。
由调谐器974接收的信号中的音频信号被传送到音频信号放大电路 979，经过音频信号处理电路980从扬声器983输出。控制电路981从输入部 982接收接收台(接收频率)、音量的控制信息，将信号传送到调谐器974、 音频信号处理电路980。
通过将本发明应用于上述所说明的电视装置，可以获得对比度高，显 示偏差少，耗电量低的电视装置。
当然，本发明不局限于电视装置，可以应用于以个人计算机的监视器 为代表的各种各样的用途，诸如火车站、机场等的信息显示板或者街头上 的广告显示板等大面积的显示媒体。通过将本发明应用于这些，可以获得 对比度高，显示偏差少，耗电量低的显示装置。
图38B示出移动电话的一例。该移动电话由框体961、显示部962、操作 部963等构成。通过将本发明应用于显示部962，可以获得对比度高，显示 偏差少，耗电量低的显示装置。
此外，图38C示出便携式计算机的一例。该便携式计算机由框体966、 显示部967等构成。通过将本发明应用于显示部967，可以获得对比度高， 显示偏差少，耗电量低的显示装置。
实施例l
在本实施例中，对将实施方式l所说明的干法蚀刻应用于反交错型薄膜 晶体管的制造方法的情况和不应用的情况进行比较。在此进行的干法蚀刻 在如下状态下进行在对成为沟道形成区的部分或与沟道形成区重叠的部 分中的杂质区域进行蚀刻之后，使半导体层露出于该被蚀刻部分。
图40示出薄膜晶体管的V「Id曲线。图40A示出不应用本发明而制造的薄 膜晶体管的VrId曲线，而图40B示出应用本发明而进行上述干法蚀刻来制造 的薄膜晶体管的Vg-Id曲线。此外，漏极电压(相对于源极电位的漏极电位) 是1V及14V。可以知道应用本发明而制造的薄膜晶体管的截止电流小，且 电特性偏差小。
此外，在图40B中，漏极电压是lV时和漏极电压是14V时的Vs-Id曲线不 乖离，漏极电压产生的漏极电流的变化小。S卩，即使漏极电压产生偏差，也可以减少漏极电流的偏差不均匀。
如上所述，通过应用本发明，可以制造截止电流低，电特性良好，且 电特性的偏差小的薄膜晶体管。
权利要求
1. 一种薄膜晶体管的制造方法，包括如下步骤通过蚀刻半导体层上的杂质半导体层，使所述半导体层的一部分露出，从而在所述薄膜晶体管中形成背沟道部；以及蚀刻所述背沟道部的一部分。
2. 如权利要求l所述的薄膜晶体管的制造方法，其中，以无偏向的方 式进行蚀刻所述背沟道部的一部分的步骤。
3. 如权利要求l所述的薄膜晶体管的制造方法，其中，利用Cl2气体进 行蚀刻所述背沟道部的一部分的步骤。
4. 如权利要求l所述的薄膜晶体管的制造方法，其中，利用脉冲放电 迸行蚀刻所述背沟道部的一部分的步骤。
5. 如权利要求l所述的薄膜晶体管的制造方法，其中，所述半导体层 包含由微晶半导体层和非晶半导体层构成的叠层，且所述非晶半导体层设 置在所述半导体层的接触所述杂质半导体层的一侧。
6. 如权利要求l所述的薄膜晶体管的制造方法，其中，在蚀刻所述背 沟道部的一部分的步骤中，蚀刻0nm 5nm的深度。
7. —种显示装置的制造方法，包括如下步骤 形成连接于权利要求l所述的薄膜晶体管的像素电极层， 其中，所述像素电极层由具有透光性的导电性材料形成。
8. —种薄膜晶体管的制造方法，包括如下步骤 在栅电极层上形成栅极绝缘层； 在所述栅极绝缘层上形成半导体层； 在所述半导体层上形成杂质半导体层；通过利用第一抗蚀掩模形成包含所述半导体层和所述杂质半导体层的 岛状半导体层，所述岛状半导体层与所述栅电极层的至少一部分重叠； 在所述栅极绝缘层和所述岛状半导体层上形成导电层； 通过利用第二抗蚀掩模蚀刻所述导电层，从而在所述导电层上形成源电极层和漏电极层； 通过蚀刻所述岛状半导体层的所述杂质半导体层，使所述半导体层的 一部分露出，从而在所述薄膜晶体管中形成背沟道部；在蚀刻所述岛状半导体层的所述杂质半导体层之后，去掉所述第二抗 蚀掩模；以及在去掉所述第二抗蚀掩模之后，蚀刻所述背沟道部的一部分。
9. 如权利要求8所述的薄膜晶体管的制造方法，其中，以无偏向的方式进行蚀刻所述背沟道部的一部分的步骤。
10. 如权利要求8所述的薄膜晶体管的制造方法，其中，利用Cl2气体进行蚀刻所述背沟道部的一部分的步骤。
11. 如权利要求8所述的薄膜晶体管的制造方法，其中，利用脉冲放电 进行蚀刻所述背沟道部的一部分的步骤。
12. 如权利要求8所述的薄膜晶体管的制造方法，其中，所述半导体层 包含由微晶半导体层和非晶半导体层构成的叠层，且所述非晶半导体层设 置在所述半导体层的接触所述杂质半导体层的一侧。
13. 如权利要求8所述的薄膜晶体管的制造方法，其中，在蚀刻所述背 沟道部的一部分的步骤中，蚀刻0nm 5nm的深度。
14. 一种显示装置的制造方法，包括如下步骤形成连接权利要求8所述的薄膜晶体管所包含的源电极层和漏电极层 的像素电极层，其中，所述像素电极层由具有透光性的导电性材料形成。
15. —种薄膜晶体管的制造方法，包括如下步骤 在栅电极层上形成栅极绝缘层； 在所述栅极绝缘层上形成半导体层； 在所述半导体层上形成杂质半导体层；通过利用第一抗蚀掩模形成包含所述半导体层和所述杂质半导体层的 岛状半导体层，所述岛状半导体层与所述栅电极层的至少一部分重叠； 在所述栅极绝缘层和所述岛状半导体层上形成导电层； 通过利用第二抗蚀掩模蚀刻所述导电层，从而在所述导电层上形成源 电极层和漏电极层； 去掉所述第二抗蚀掩模；在去掉所述第二抗蚀掩模之后，通过蚀刻所述岛状半导体层的所述杂 质半导体层，使所述半导体层的一部分露出，从而在所述薄膜晶体管中形成背沟道部；以及蚀刻所述背沟道部的一部分。
16. 如权利要求15所述的薄膜晶体管的制造方法，其中，以无偏向的方式进行蚀刻所述背沟道部的一部分的步骤。
17. 如权利要求15所述的薄膜晶体管的制造方法，其中，利用Ch气体进行蚀刻所述背沟道部的一部分的步骤。
18. 如权利要求15所述的薄膜晶体管的制造方法，其中，利用脉冲放 电进行蚀刻所述背沟道部的一部分的步骤。
19. 如权利要求15所述的薄膜晶体管的制造方法，其中，所述半导体 层包含由微晶半导体层和非晶半导体层构成的叠层，且所述非晶半导体层 设置在所述半导体层的接触所述杂质半导体层的一侧。
20. 如权利要求15所述的薄膜晶体管的制造方法，其中，在蚀刻所述 背沟道部的一部分的步骤中，蚀刻0nm 5nra的深度。
21. —种显示装置的制造方法，包括如下步骤形成连接权利要求15所述的薄膜晶体管所包含的源电极层和漏电极层 的像素电极层，其中，所述像素电极层由具有透光性的导电性材料形成。
22. —种薄膜晶体管的制造方法，包括如下步骤 在栅电极层上形成栅极绝缘层； 在所述栅极绝缘层上形成半导体层； 在所述半导体层上形成杂质半导体层； 在所述杂质半导体层上形成导电层；通过利用具有凹部的第一抗蚀掩模蚀刻所述半导体层、所述杂质半导 体层以及所述导电层的部分来形成与所述栅电极层的至少一部分重叠的岛 状半导体层，其中，所述第一抗蚀掩模被同时蚀刻，使所述凹部到达所述 导电层，藉此形成第二抗蚀掩模； 通过利用所述第二抗蚀掩模蚀刻所述导电层，从而在所述导电层上形 成源电极层和漏电极层；通过蚀刻所述岛状半导体层的所述杂质半导体层，使所述半导体层的 一部分露出，从而在所述薄膜晶体管中形成背沟道部；在蚀刻所述岛状半导体层的所述杂质半导体层之后，去掉所述第二抗 蚀掩模；以及在去掉所述第二抗蚀掩模之后，蚀刻所述背沟道部的一部分。
23. 如权利要22所述的薄膜晶体管的制造方法，其中，以无偏向的方式进行蚀刻所述背沟道部的一部分的步骤。
24. 如权利要求22所述的薄膜晶体管的制造方法，其中，利用Cl2气体进行蚀刻所述背沟道部的一部分的步骤。
25. 如权利要求22所述的薄膜晶体管的制造方法，其中，利用脉冲放 电进行蚀刻所述背沟道部的一部分的步骤。
26. 如权利要求22所述的薄膜晶体管的制造方法，其中，所述半导体 层包含由微晶半导体层和非晶半导体层构成的叠层，且所述非晶半导体层 设置在所述半导体层的接触于所述杂质半导体层的一侧。
27. 如权利要求22所述的薄膜晶体管的制造方法，其中，在蚀刻所述 背沟道部的一部分的步骤中，蚀刻0nm 5nm的深度。
28. —种显示装置的制造方法，包括如下步骤形成连接权利要求22所述的薄膜晶体管所包含的源电极层和漏电极层 的像素电极层，其中，所述像素电极层由具有透光性的导电性材料形成。
29. —种薄膜晶体管的制造方法，包括如下步骤 在栅电极层上形成栅极绝缘层； 在所述栅极绝缘层上形成半导体层； 在所述半导体层上形成杂质半导体层； 在所述杂质半导体层上形成导电层；通过利用具有凹部的第一抗蚀掩模蚀刻所述半导体层、所述杂质半导 体层以及所述导电层的部分来形成与所述栅电极层的至少一部分重叠的岛 状半导体层，其中，所述第一抗蚀掩模被同时蚀刻，使所述凹部到达所述 导电层，藉此形成第二抗蚀掩模；通过利用所述第二抗蚀掩模蚀刻所述导电层，从而在所述导电层上形 成源电极层和漏电极层；去掉所述第二抗蚀掩模；在去掉所述第二抗蚀掩模之后，通过蚀刻所述岛状半导体层的所述杂 质半导体层，使所述半导体层的一部分露出，从而所述薄膜晶体管中形成 背沟道部；蚀刻所述背沟道部的一部分。
30. 如权利要求29所述的薄膜晶体管的制造方法，其中，以无偏向的 方式进行蚀刻所述背沟道部的一部分的步骤。
31. 如权利要求29所述的薄膜晶体管的制造方法，其中，利用Cl2气体 进行蚀刻所述背沟道部的一部分的步骤。
32. 如权利要求29所述的薄膜晶体管的制造方法，其中，利用脉冲放 电进行蚀刻所述背沟道部的一部分的步骤。
33. 如权利要求29所述的薄膜晶体管的制造方法，其中，所述半导体 层包含由微晶半导体层和非晶半导体层构成的叠层，且所述非晶半导体层 设置在所述半导体层的接触所述杂质半导体层的一侧。
34. 如权利要求29所述的薄膜晶体管的制造方法，其中，在蚀刻所述 背沟道部的一部分的步骤中，蚀刻0nm 5nra的深度。
35. —种显示装置的制造方法，包括如下步骤形成连接权利要求29所述的薄膜晶体管所包含的源电极层和漏电极层 的像素电极层，其中，所述像素电极层由具有透光性的导电性材料形成。
全文摘要
本发明提供一种漏电流小且可靠性高的半导体装置的制造方法。在薄膜晶体管的制造方法中，通过利用抗蚀掩模进行蚀刻来在薄膜晶体管中形成背沟道部，通过去掉该抗蚀掩模并蚀刻所述背沟道部的一部分，去掉残存于背沟道部上的蚀刻残渣等，由此可以降低产生的漏电流。当进一步蚀刻背沟道部时，可以以无偏向的干法蚀刻来进行。
文档编号H01L21/306GK101383290SQ20081021571
公开日2009年3月11日 申请日期2008年9月2日 优先权日2007年9月3日
发明者宫入秀和, 石塚章广, 笹川慎也 申请人:株式会社半导体能源研究所