专利名称：一种半导体器件栅极的制作方法及调整方法
技术领域：
本发明涉及半导体集成电路制作技术领域，特别涉及一种半导体器件栅极的制作
方法及调整方法。
背景技术：
目前，对于亚微米以下的半导体器件而言，栅极的形状对器件的性能有重要影响。如何形成合适的栅极形状，以有效改善器件的性能参数，已经成为当今半导体器件制作领域中备受关注的问题之一。 图1为现有技术半导体器件栅极的制作方法的器件剖面图。如图1所示，先在衬底101上生成栅氧化层102，再在该栅氧化层102上沉积多晶硅层103。然后，对多晶硅层进行光刻处理，在多晶硅层上定义出栅极图形，再进行刻蚀以形成多晶硅栅极203，如图2所示。图2所示为理想的情况，即刻蚀后形成的栅极203侧壁陡直，其截面为顶部与底部大小相同的方形形状。实际上，在形成栅极的刻蚀工艺中，最终形成的栅极形状是由多种因素决定的，如刻蚀终点的控制、衬底表面的平整度等等，通常难以形成如图2所示的具有垂直侧壁的方形理想结构。 图3A和3B为两种常见的栅极形状的示意图。其中，图3A为具有足部(footing)的栅极，该栅极303的的底部要大于其顶部。这一足部栅极出现的原因有多种，一种常见的原因是当刻蚀终点监控不佳时，会使刻蚀后的衬底表面仍残留较多的栅极材料，导致刻蚀后的栅极底部出现了足部的情况。这一足部栅极的出现使得栅极的实际长度大于设计的长度值，结果导致器件工作速度缓慢，严重时甚至基本不能工作。图3B为具有缺角(notch)的栅极，该栅极313的底部小于顶部。这一缺角栅极出现的一种原因是刻蚀多晶硅时出现了过刻蚀，使实际的多晶硅栅极长度小于设计值，如果多晶硅栅极长度过短的话，源区和漏区就可能穿通，导致器件失效。因此，如何在制作栅极时保证栅极的形状正常，对器件的性能至关重要。 通常对于尺寸不是很小的器件，实现其栅极的特征尺寸对于光刻栅极工艺而言并不困难，此时，该器件的栅极最好具有垂直的侧壁形状。但对于尺寸已小至65nm以下的器件，因其栅极尺寸过小，光刻栅极时对光刻的精度要求较高，工艺难度较大，此时，为了降低光刻的精度要求，最好形成底部具有缺角的栅极形状，且不同的器件对该缺角大小也会有不同的要求。 通常是利用对栅极刻蚀工艺条件的调整实现栅极侧壁形状。可以通过对刻蚀时停止终点的控制实现所需要的栅极形状刻蚀不足时形成足部的栅极，过刻蚀时形成缺角的栅极。但是，在刻蚀多晶硅层形成栅极时，如果不进行过刻蚀处理，将难以去除附着在栅极侧壁上的聚合物，因此，在进行主刻蚀后通常加入过刻蚀的操作，这样，就形成了具有缺角的栅极，而这一具有缺角的栅极往往并不能符合器件设定的最优的栅极形状，即具有较大的缺角。但是对于较大缺角的形成，需要的过刻蚀时间较长，会损伤衬底表面，对器件性能不利。因此实际上难以通过调整刻蚀工艺条件来实现所需用的栅极形状。
申请号为200610147435. 4的中国专利申请公开了一种半导体器件栅极的制作方法及调整方法，采用了沉积具有应力的多晶硅层来制作器件栅极的方法，分别形成具有垂直侧壁、底部为足部或缺角的栅极，并且利用光学特征尺寸方法对制作出的器件栅极底部形状，通过直接改变多晶硅的沉积温度进行调整。但是该方法是直接对多晶硅层的生长条件进行调整，由于多晶硅层的类型不同，会带来一些如栅极电学特性方面的负效应，影响栅极的质量。
发明内容
有鉴于此，本发明的主要目的在于提供一种半导体器件栅极的制作方法，准确地形成具有垂直侧壁、底部为足部或者缺角的栅极。 本发明的第二个目的在于提供一种半导体器件栅极的调整方法，在制作方法的基
础上，更灵活准确地实现所要求的栅极底部形状。 为达到上述目的，本发明的技术方案具体是这样实现的 根据上述目的的第一个方面，本发明公开了一种半导体器件栅极的制作方法，在衬底上生成栅氧化层之后，关键是该方法还包括以下步骤
在所述栅氧化层上沉积多晶硅层； 在所述多晶硅层上沉积具有应力的氮化硅层，使所述多晶硅层具有相应的应力；
去除所述氮化硅层； 刻蚀所述多晶硅层，形成栅极，且所述栅极的形状由所述多晶硅层具有的应力确定，当所述应力为拉应力时，形成的栅极底部具有缺角；当所述应力为压应力时，形成的栅极形状为侧壁垂直或底部具有足部。 所述多晶硅层具有的应力由所述氮化硅层的的沉积温度确定，当所述氮化硅层的沉积温度在400°C至600°C之间时，所述多晶硅层具有拉应力，且所述拉应力随温度的降低而增大；当所述氮化硅层的的沉积温度在60(TC以上时，所述多晶硅层具有压应力，且所述压应力随温度的升高而增大。 所述沉积具有应力的氮化硅层之后，该方法进一步包括对所述氮化硅层进行退火处理的步骤。 所述沉积多晶硅层的方法为化学气相沉积法，工艺参数包括反应室压力为0. 05Torr 0. 5Torr，硅烷的流量为50sccm 500sccm，沉积温度为550°C 700°C ，沉积时间为500s 2000s。 所述沉积具有应力的氮化硅层的方法为等离子体增强型化学气相沉积方法。所述沉积方法的工艺参数包括反应室压力为1Torr 15Torr，射频功率为
10W 200W，高频为10MHZ 15MHZ，低频为100KHZ 500KHZ，硅烷的流量为5sccm
100sc2cm，氨气的流量为5sccm 50sccm，氮气的流量为100sccm 1000sccm。 所述氮化硅层的厚度为200A IOOOA。 所述去除所述氮化硅层的方法为热磷酸湿法刻蚀。 根据上述目的的第二个方面，本发明还公开了一种半导体器件栅极的调整方法，
包括以下步骤 设定栅极的形状；
5所述形状确定用于制作栅极的多晶硅层应具有的应力，当所述栅极的形状为
底部具有缺角时，所述多晶硅层应具有拉应力，当所述栅极的形状为侧壁垂直或底部具有
足部时，所述多晶硅层应具有压应力；根据所述多晶硅层应具有的应力确定氮化硅层的沉
积温度；按照所述氮化硅层的沉积温度在已沉积的多晶硅层上沉积氮化硅层；去除氮化硅
层；刻蚀多晶硅层，形成栅极； 对所述形成栅极的形状进行检测； 对检测得到的栅极形状与设定形状进行比较判断，并确定是否调整下一批氮化硅 层的沉积温度。 所述对检测得到的栅极形状与设定形状进行比较判断，并确定是否调整下一批氮 化硅层的沉积温度的具体方法为 当检测得到的栅极形状与设定的栅极形状相符，进入后续工艺，并保持下一批器 件的所述氮化硅层的沉积温度不变； 当检测得到的栅极形状底部比设定的栅极形状底部大，降低下一批器件的所述氮 化硅层的沉积温度； 当检测得到的栅极形状底部比设定的栅极形状底部小，升高下一批器件的所述氮 化硅层的沉积温度。 所述检测，是利用光学特征尺寸方法实现的。 由上述的技术方案可见，本发明提供的一种半导体器件栅极的制作方法，利用了 氮化硅(SIN)具有的压应力和拉应力，在半导体栅氧化层上沉积多晶硅层之后，再在多晶 硅层上沉积一层具有应力的氮化硅，该应力使氮化硅层下的多晶硅层也具有了相应的应 力。所以当氮化硅层去除之后，多晶硅层具有的应力仍然存在，利用多晶硅层具有的应力的 不同，可以在相同的刻蚀条件下形成具有不同形状的多晶硅栅极。其实现原理在于控制氮 化硅层的应力，使其下的多晶硅层应力随之变化。当多晶硅层具有不同的应力时，多晶硅层 与其下的栅氧化层的交界处的表面应力也会随之不同，若该应力为压应力，刻蚀时在具有 应力的交界处的多晶硅的刻蚀速率会较低，结果在交界处形成足部；反之，若该应力为拉应 力，该交界处的多晶硅刻蚀速率会有所升高，结果在交界处形成缺角。另外，对压应力大小 控制得当时，可以实现仅弥补过刻蚀多晶硅层导致的栅极缺角现象，形成具有垂直侧壁的 栅极形状。与现有技术相比，消除了直接对多晶硅层沉积温度进行调整时，由于多晶硅的类 型不同，带来很多负效应，可以准确地形成具有垂直侧壁、底部为足部或者缺角的栅极。
本发明提供的一种半导体器件栅极的调整方法，在制作方法的基础上，利用光学 特征尺寸方法对制作出的器件栅极底部形状进行检测，并可在实际制作出的形状与设定的 形状有所偏差时，通过调整该氮化硅层具有的应力种类及大小，对下一批器件的栅极底部 形状进行调整，最终得到刻蚀多晶硅层后形成的栅极底部形状与设定的形状相符，更灵活 准确地实现所要求的栅极底部形状。
图1和图2为现有技术半导体器件栅极的制作方法的形成理想器件的剖面图。
图3A和3B为两种常见的栅极形状的示意图。 图4A至4D为本发明实施例一半导体器件栅极的制作方法的器件剖面图。
6
图5A至5D为本发明实施例二半导体器件栅极的制作方法的器件剖面图。
图6为说明本发明的半导体器件栅极的调整方法的流程图。
具体实施例方式
为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例， 对本发明进一步详细说明。 本发明提供的半导体器件栅极的制作方法，利用了氮化硅(SIN)具有的压应力和 拉应力，在半导体栅氧化层上沉积多晶硅层之后，再在多晶硅层上沉积一层具有应力的氮 化硅，该应力使氮化硅层下的多晶硅层也具有了相应的应力。所以当氮化硅层去除之后，多 晶硅层具有的应力仍然存在，利用多晶硅层具有的应力的不同，可以在相同的刻蚀条件下 形成具有不同形状的多晶硅栅极。其实现原理在于控制氮化硅层的应力，使其下的多晶硅 层应力随之变化。当多晶硅层具有不同的应力时，多晶硅层与其下的栅氧化层的交界处的 表面应力也会随之不同，若该应力为压应力，刻蚀时在具有应力的交界处的多晶硅的刻蚀 速率会较低，结果在交界处形成足部；反之，若该应力为拉应力，该交界处的多晶硅刻蚀速 率会有所升高，结果在交界处形成缺角。另外，对压应力大小控制得当时，可以实现仅弥补 过刻蚀多晶硅层导致的栅极缺角现象，形成具有垂直侧壁的栅极形状。 本发明提供的一种半导体器件栅极的调整方法，在制作方法的基础上，利用光学 特征尺寸方法对制作出的器件栅极底部形状进行监测，并可在实际制作出的形状与设定的 形状有所偏差时，通过调整氮化硅层的应力种类和大小，对下一批器件的栅极底部形状进 行调整，最终使得栅极底部形状与设定的形状相符。 本发明的处理方法可被广泛地应用到许多应用中，并且可利用许多适当的材料及 方法制作，下面是通过较佳实施例来加以说明，当然本发明并不局限于该具体实施例，本领 域的技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。 为了得到具有最优形状的栅极，下面是对本发明半导体器件栅极的制作方法的详 细说明。 图4A至4D为本发明实施例一半导体器件栅极的制作方法的器件剖面图。 本实施例中，设定的栅极形状为具有垂直侧壁的方形形状，所以沉积的氮化硅层
应具有一定的压应力。 步骤401，先在衬底101上生成栅氧化层102，再在该栅氧化层102上沉积多晶硅 层103，如图4A所示。 本实施例中，多晶硅层103是利用原有的化学气相沉积方法得到，其厚度由器件
要求的栅极高度所决定。工艺参数包括反应室压力为0. 05Torr 0. 5Torr，硅烷的流量
为50sccm 500sccm，沉积温度为550°C 700。C，沉积时间为500s 2000s。 步骤402，在多晶硅层103上沉积具有压应力的氮化硅层404，在对氮化硅层404
进行退火处理后，从而使多晶硅层103也具有相应的压应力，如图4B所示。 本实施例中，氮化硅层的沉积利用了等离子体增强型化学气相沉积方法。其工艺
参数包括反应室压力为1Torr 15Torr，射频功率为10W 200W，高频为10MHZ 15MHZ，
低频为100KHZ 500KHZ，硅烷的流量为5sccm 100sccm，氨气的流量为5sccm 50sccm，
氮气的流量为100sccm 1000sccm。沉积的氮化硅层的厚度为2OOA ~ 1 OOOA。
由于氮化硅层与其下面的多晶硅层之间可以通过应力传递，使多晶硅层具有与氮 化硅层相应的应力，所以控制氮化硅层的生长条件，如沉积温度、反应气体流量、腔室压力 等，可以实现对氮化硅层具有的应力种类及大小的控制，从而控制多晶硅层具有的应力种 类及大小。 本实施例中通过控制氮化硅层的沉积温度实现对多晶硅层应力的控制。因为需要 生成具有压应力的氮化硅层，则该氮化硅层的沉积温度应当在60(TC以上，且该压应力随着 温度的升高而增大，对应形成栅极的足部也越大。 步骤403，去除上述氮化硅层404，如图4C所示。本实施例中，用热磷酸湿法去除 上述氮化硅层。 步骤404，在形成具有压应力的多晶硅层103后，蚀刻多晶硅层103形成具有垂直 侧壁的栅极405，如图4D所示。 在具有压应力的多晶硅层103上光刻出栅极图形，接着利用干法刻蚀方法刻蚀多
晶硅层103，在进行干法刻蚀时，仍延用原有的干法刻蚀方法。由于多晶硅层具有了压应力，
其在多晶硅与栅氧化层交界处的刻蚀速率较慢，在主蚀刻工艺完成时，在多晶硅栅极的底
部会形成一足部，因此，主蚀刻后加入过蚀刻步骤，可以令栅极底部原本因刻蚀速率较慢而
形成的足部被取消，并最终形成了与设定的垂直侧壁的形状相符的栅极405。 图5A至5D为本发明实施例二半导体器件栅极的制作方法的器件剖面图。 本实施例中，设定的栅极为具有较大缺角的形状，所以沉积的氮化硅层应具有一
定的拉应力。 步骤501，先在衬底101上生成栅氧化层102，再在该栅氧化层102上沉积多晶硅 层103，如图5A所示。 步骤502，在多晶硅层103上沉积具有拉应力的氮化硅层404，对氮化硅层404进
行退火处理后，从而使多晶硅层103也具有相应的拉应力，如图5B所示。 本实施例中，因为需要生成具有拉应力的氮化硅层，则该氮化硅层的沉积温度应
当在400°C至600°C之间，且该拉应力随着温度的降低而增大，对应形成栅极的缺角也越大。 步骤503，去除上述氮化硅层404，如图5C所示。 步骤504，在形成具有拉应力的多晶硅层103后，蚀刻多晶硅层103形成具有较大 缺角的栅极505，如图5D所示。 由于多晶硅层具有了拉应力，其在多晶硅与栅氧化层交界处的刻蚀速率较快，刻 蚀后形成具有缺角的栅极。控制多晶硅层的沉积温度越低，形成的栅极底部缺角越大。
图6为说明本发明的半导体器件栅极的调整方法的流程图，下面结合图6详细介 绍该调整方法的一个具体实施例。 步骤601，制作器件前，先根据器件的性能、工艺要求、设定该器件栅极的底部形 状。本实施例中，设定的栅极形状为底部尺寸(45nm)比顶部尺寸(50nm)小5nm的底部具 有缺角的形状。 步骤602，由设定的栅极底部形状确定多晶硅层应具有的应力。 当栅极底部要求为缺角时，该多晶硅层的应力要求为拉应力，且需要形成的栅极
缺角越大，要求该多晶硅层具有的拉应力也就越大；当栅极底部要求为垂直或者足部形状
8时，该多晶硅层的应力要求为压应力，且需要形成的栅极足部越大，要求该多晶硅层具有的 压应力也就越大。本实施例中，形成的是底部具有较大缺角的栅极，因而需要多晶硅层具有 一定的拉应力，假设该应力大小为20MPa左右。 步骤603，根据上述确定的多晶硅层的应力要求确定氮化硅层的沉积温度。
当多晶硅层的应力要求为拉应力时，氮化硅层的沉积温度需设置在40(TC至 60(TC之间，且沉积温度随着多晶硅层所要求的拉应力的增大而降低；当多晶硅层的应力要 求为压应力时，氮化硅层的沉积温度需设置在60(TC以上，且沉积温度随着多晶硅层所要求 的压应力的增大而升高。本实施例中，为生长具有20MPa的拉应力的多晶硅层，须将氮化硅 层的沉积温度设置在55(TC左右。 步骤604，按照上述确定的氮化硅层的沉积温度，在已沉积的多晶硅层上沉积氮化 硅层，并进行退火处理。 本实施例中，在55(TC的温度下，沉积出了具有20MPa左右的具有拉应力的氮化硅层。 步骤605，去除氮化硅层。 步骤606，刻蚀多晶硅层，形成栅极。本实施例中，由于该多晶硅层也同样具有 了 20MPa左右的具有拉应力，在多晶硅层与栅极氧化层的交界处，多晶硅的刻蚀速率较 快，因此，在刻蚀后形成的栅极应与设定的栅极形状相符，即栅极的底部(45nm)小于顶部 (50nm)，且底部具有较大的缺角。 但是，考虑到刻蚀后形成的栅极侧壁形状会受到多种因素的影B向，如衬底表面的 平整度也会影响到器件的栅极形状，因此，在实际制作中，可能会出现制作出的栅极形状与 设定形状不符的情况，而这会导致器件性能的偏离。为确保制作出的器件栅极形状与设计 形状相符，在刻蚀形成栅极后，对其进行抽样检测，即进行步骤607，利用光学特征尺寸方法 对栅极形状进行检测。这是检测方法的较佳实施例，也可以利用扫描电镜等其他方法对制 作的栅极形状进行检测。 步骤608，对检测得到的栅极形状与设定形状进行比较判断。如果检测得到的栅极 形状与设定形状相符，则表明氮化硅层的沉积温度合适，可以直接执行步骤609，进入后续 工艺，且可以直接按上述步骤中的氮化硅层沉积温度沉积下一批器件的氮化硅层；但如果 检测得到的栅极形状与设定形状不相符，则进一步执行步骤610，调整下一批氮化硅层的沉 积温度。 如果形成的缺角比设定的小或者形成的足部比设定的大，则执行步骤611，降低氮 化硅层的沉积温度，然后按照这一降低了的沉积温度沉积下一批器件的氮化硅层；如果形 成的缺角比设定的大或者形成的足部比设定的小，则执行步骤612，升高氮化硅层的沉积温 度，然后按照这一升高了的沉积温度沉积下一批器件的氮化硅层。 本实施例中，若检测发现，制作出的栅极底部缺角不够大，即栅极底部仅比顶部縮 小了 3nm，与设定的縮小5nm相比，栅极的底部缺角比设定的小，所以执行步骤612。适当降 低氮化硅层的沉积温度，如降至52(TC，并在下一批器件中，按照该设置温度沉积氮化硅层。
经过上述反复检测调整后，最终可以得到与设定形状相符的器件，此后，可按由上 述调整方法得到的氮化硅层沉积条件进行器件生产。 由上述的实施例可见，本发明提供的一种半导体器件栅极的制作方法，利用了氮化硅(SIN)具有的压应力和拉应力，在半导体栅氧化层上沉积多晶硅层之后，再在多晶硅 层上沉积一层具有应力的氮化硅，该应力使氮化硅层下的多晶硅层也具有了相应的应力。 所以当氮化硅层去除之后，多晶硅层具有的应力仍然存在，利用多晶硅层具有的应力的不
同，可以在相同的刻蚀条件下形成具有不同形状的多晶硅栅极。其实现原理在于控制氮 化硅层的应力，使其下的多晶硅层应力随之变化。当多晶硅层具有不同的应力时，多晶硅层 与其下的栅氧化层的交界处的表面应力也会随之不同，若该应力为压应力，刻蚀时在具有 应力的交界处的多晶硅的刻蚀速率会较低，结果在交界处形成足部；反之，若该应力为拉应 力，该交界处的多晶硅刻蚀速率会有所升高，结果在交界处形成缺角。另外，对压应力大小 控制得当时，可以实现仅弥补过刻蚀多晶硅层导致的栅极缺角现象，形成具有垂直侧壁的 栅极形状。与现有技术相比，消除了直接对多晶硅层沉积温度进行调整时，由于多晶硅的类 型不同，带来很多负效应，可以准确地形成具有垂直侧壁、底部为足部或者缺角的栅极。
本发明提供的一种半导体器件栅极的调整方法，在制作方法的基础上，利用光学 特征尺寸方法对制作出的器件栅极底部形状进行检测，并可在实际制作出的形状与设定的 形状有所偏差时，通过调整该氮化硅层具有的应力种类及大小，对下一批器件的栅极底部 形状进行调整，最终得到刻蚀多晶硅层后形成的栅极底部形状与设定的形状相符，更灵活 准确地实现所要求的栅极底部形状。 本发明提供的一种半导体器件栅极的制作方法及调整方法，简化了器件制作工 艺，实现方法简单，通用性较强。
权利要求
一种半导体器件栅极的制作方法，在衬底上生成栅氧化层之后，其特征在于，该方法还包括以下步骤在所述栅氧化层上沉积多晶硅层；在所述多晶硅层上沉积具有应力的氮化硅层，使所述多晶硅层具有相应的应力；去除所述氮化硅层；刻蚀所述多晶硅层，形成栅极，且所述栅极的形状由所述多晶硅层具有的应力确定，当所述应力为拉应力时，形成的栅极底部具有缺角；当所述应力为压应力时，形成的栅极形状为侧壁垂直或底部具有足部。
2. 如权利要求1所述的方法，其特征在于，所述多晶硅层具有的应力由所述氮化硅层 的沉积温度确定，当所述氮化硅层的的沉积温度在40(TC至60(TC之间时，所述多晶硅层具 有拉应力，且所述拉应力随温度的降低而增大；当所述氮化硅层的的沉积温度在600°C以 上时，所述多晶硅层具有压应力，且所述压应力随温度的升高而增大。
3. 如权利要求1所述的方法，其特征在于，所述沉积具有应力的氮化硅层之后，该方法 进一步包括对所述氮化硅层进行退火处理的步骤。
4. 如权利要求1所述的方法，其特征在于，所述沉积多晶硅层的方法为化学气相沉积 法，工艺参数包括反应室压力为0. 05Torr 0. 5Torr，硅烷的流量为50sccm 500sccm， 沉积温度为550°C 700。C，沉积时间为500s 2000s。
5. 如权利要求1所述的方法，其特征在于，所述沉积具有应力的氮化硅层的方法为等 离子体增强型化学气相沉积方法。
6. 如权利要求5所述的方法，其特征在于，所述沉积方法的工艺参数包括反应室压 力为1Torr 15Torr，射频功率为10W 200W，高频为10MHZ 15MHZ，低频为100KHZ 500KHZ，硅烷的流量为5sccm 100sccm，氨气的流量为5sccm 50sccm，氮气的流量为 100sccm 1000sccm。
7. 如权利要求1所述的方法，其特征在于，所述氮化硅层的厚度为200A 1000A。
8. 如权利要求1所述的方法，其特征在于，所述去除所述氮化硅层的方法为热磷酸湿法刻蚀。
9. 一种半导体器件栅极的调整方法，其特征在于，包括以下步骤 设定栅极的形状；根据所述形状确定用于制作栅极的多晶硅层应具有的应力，当所述栅极的形状为底部 具有缺角时，所述多晶硅层应具有拉应力，当所述栅极的形状为侧壁垂直或底部具有足部 时，所述多晶硅层应具有压应力；根据所述多晶硅层应具有的应力确定氮化硅层的沉积温 度；按照所述氮化硅层的沉积温度在已沉积的多晶硅层上沉积氮化硅层；去除氮化硅层； 刻蚀多晶硅层，形成栅极；对所述形成栅极的形状进行检测；对检测得到的栅极形状与设定形状进行比较判断，并确定是否调整下一批氮化硅层的 沉积温度。
10. 如权利要求9所述的方法，其特征在于，所述对检测得到的栅极形状与设定形状进 行比较判断，并确定是否调整下一批氮化硅层的沉积温度的具体方法为当检测得到的栅极形状与设定的栅极形状相符，进入后续工艺，并保持下一批器件的所述氮化硅层的沉积温度不变；当检测得到的栅极形状底部比设定的栅极形状底部大，降低下一批器件的所述氮化硅 层的沉积温度；当检测得到的栅极形状底部比设定的栅极形状底部小，升高下一批器件的所述氮化硅 层的沉积温度。
11.如权利要求9所述的方法，其特征在于，所述检测，是利用光学特征尺寸方法实现的。
全文摘要
本发明公开了一种半导体器件栅极的制作方法，在衬底上生成栅氧化层之后，在所述栅氧化层上沉积多晶硅层；在所述多晶硅层上沉积具有应力的氮化硅层，使所述多晶硅层具有相应的应力；去除所述氮化硅层；刻蚀所述多晶硅层，形成栅极，且所述栅极的形状由所述多晶硅层具有的应力确定，当所述应力为拉应力时，形成的栅极底部具有缺角；当所述应力为压应力时，形成的栅极形状为侧壁垂直或底部具有足部。本发明还公开了一种半导体器件栅极的调整方法。应用本发明可以灵活准确地形成具有垂直侧壁、底部为足部或者缺角的栅极。
文档编号H01L21/66GK101728253SQ20081022459
公开日2010年6月9日 申请日期2008年10月21日 优先权日2008年10月21日
发明者张海洋, 杜珊珊 申请人:中芯国际集成电路制造(北京)有限公司