专利名称：集成电路制程结构的制作方法
技术领域：
本实用新型涉及一种集成电路制程结构，尤指一种可使晶圆达到快速制作以及降低制作 成本功效的结构。
技术背景
一般现有的集成电路组件的制作设备，如图2所示，由置放平台7 1、第一测试单元7 2、分割单元7 3、包装单元7 4、第二测试单元7 5及组装单元7 6所构成。
当制作时，将晶圆7 0设置于置放平台7 l上，且以第一测试单元7 2于晶圆7 O上进 行相关的测试，再以分割单元7 3将该晶圆7 O进行分割，使该晶圆7 O分割成多数晶粒， 并利用包装单元7 4进行相关的包装，待晶粒包装之后，之后再以第二测试单元7 5对晶粒 进行相关的测试，待测试完成之后，再由组装单元7 6将各晶粒进行相关的组装；藉此，即 可利用前述的相关设备及步骤完成制作集成电路的制程。
虽然上述现有的设备可完成制作集成电路的制程，但是当晶圆7 0于制作时，必须于包 装之前以及分割成晶粒之后分别以第一、第二测试单元7 2、 7 5进行相关的测试，因此， 导致制作流程的步骤增加，况且以第一、第二测试单元7 2、 7 5进行二次的测试，不但会 使得晶圆的制作速度较慢，且亦同时增加制作时的成本，而无法增进整体的制作效益；故， 一般现有集成电路组件的制作设备并无法符合实际运用所需
实用新型内容
本实用新型所要解决的技术问题是针对上述现有技术的不足，提供一种集成电路制程 结构，可使晶圆达到快速制作以及降低制作成本的功效。
为了解决上述技术问题，本实用新型所采用的技术方案是 一种集成电路制程结构，其 包括可供设置所需的晶圆的置放平台、包装单元、可供测试包装后的晶圆的测试单元、可供 分割测试后的晶圆使其分割成多数晶粒的分割单元、及可供将晶粒进行后续的组装的组装单 元，其特点是所述包装单元、测试单元、分割单元、及组装单元分别与该置放平台对应， 该包装单元为可供进行晶圆的包装的包装单元，该测试单元位于包装单元之后，该分割单元 位于测试单元之后，该组装单元位于分割单元之后。
如此，该制程结构简化制程，可使晶圆达到快速制作以及降低制作成本的功效。
图l是本实用新型的基本架构示意图。
图2是现有的制作设备框图。
标号说明:
置放平台1 0
包装单元2 0
测试单元3 0
分割单元4 0
组装单元5 0
晶圆6 0
试点6 0 1
晶粒6 0 2
晶圆7 0
置放平台7 1
第一测试单元7 2
分割单元7 3
包装单元7 4
试单元7 5
组装单元7 具体实施方式
请参阅图l所示，本实用新型为一种集成电路制程结构，其至少由置放平台l 0、包装 单元2 0 、测试单元3 0 、分割单元4 0以及组装单元5 0所构成。
上述所提的置放平台1 Q可供设置所需的晶圆6 0 。
该包装单元2 O与上述置放平台对应，而该包装单元2 0可为以胶体填充方式包装或固 定框架包装。
该测试单元3 Q与上述置放平台对应，而该测试单元3 Q可为机台测试或人工测试或人 工与机台同步测试。
该分割单元4 Q与上述置放平台对应，而该分割单元4 Q可为雷射分割或光学分割或机 械分割或人工切割。
该组装单元5 O与上述置放平台对应，而该组装单元5 0可为机械组装或人工组装。如 是，藉由上述结构构成全新的集成电路制程结构。
制作时，取一晶圆6 0设置于置放平台1 0上，由包装单元2 0于该晶圆6 0上封装一 胶层，之后再以测试单元3 0于晶圆6的测试点6 0 l上进行相关的测试(如导通测试、 功能测试等)，待测试完成后，利用分割单元4 0将该晶圆6 O进行分割，使该晶圆6 0分 割成多数晶粒6 0 2，最后再由组装单元5 0将各晶粒6 0 2进行相关的组装(如组装成 所需的IC芯片，图中未示)，如此，即可利用包装单元2 0、测试单元3 0、分割单元4 0 及组装单元5 Q进行晶圆6 Q的快速制作，而达到降低晶圆6 Q的制作成本。
综上所述，本实用新型的集成电路制程结构可有效改善现有技术的种种缺点，可使晶圆达到快速制作以及降低制作成本的功效。
权利要求权利要求1一种集成电路制程结构，包括可供设置所需的晶圆的置放平台、包装单元、可供测试包装后的晶圆的测试单元、可供分割测试后的晶圆使其分割成多数晶粒的分割单元、及可供将晶粒进行后续的组装的组装单元，其特征在于所述包装单元、测试单元、分割单元、及组装单元分别与该置放平台对应，该包装单元为可供进行晶圆的包装的包装单元，该测试单元位于包装单元之后，该分割单元位于测试单元之后，该组装单元位于分割单元之后。
2 如权利要求l所述的集成电路制程结构，其特征在于所述包装单 元为以胶体填充包装或固定框架包装。
3 如权利要求l所述的集成电路制程结构，其特征在于所述测试单 元为机台测试、人工测试、或人工与机台同步测试。
4 如权利要求l所述的集成电路制程结构，其特征在于所述分割单 元为镭射分割、光学分割、机械分割、或人工切割。
5 如权利要求l所述的集成电路制程结构，其特征在于所述组装单 元为机械组装或人工组装。
专利摘要一种集成电路制程结构，包含一可设置所需晶圆的置放平台；一与置放平台对应可进行晶圆包装的包装单元；一与置放平台对应可测试包装后晶圆的测试单元；一与置放平台对应的分割单元，可分割测试后的晶圆，使晶圆分割成多数晶粒；以及一与置放平台对应可将晶粒进行后续组装的组装单元。藉此，可使晶圆达到快速制作以及降低制作成本的功效。
文档编号H01L21/00GK201256145SQ20082030216
公开日2009年6月10日 申请日期2008年9月18日 优先权日2008年9月18日
发明者璩泽明, 马嵩荃 申请人:茂邦电子有限公司