半导体器件及其复位方法

专利名称：半导体器件及其复位方法
技术领域：
本发明涉及半导体器件，尤其涉及削减半导体器件的衬垫数的技术。
背景技术：
通常，在LSI等半导体器件中，能够提供复位信号来进行复位， 或者提供模式信号来适当地切换通常模式和测试模式等多种工作模 式。这些控制信号通过专用的衬垫被分配给多个内部电路。因此， 一般的半导体器件需要用于将通过衬垫输入的控制信号引到器件各 个角落的大量布线资源、和用于增加该控制信号的输出端数的多个 緩冲器。
半导体器件的芯片尺寸由内部参数和衬垫参数来确定。内部参 数是指用内部电路的面积来决定芯片尺寸。衬垫参数是指由衬垫的 个数或者尺寸来决定芯片尺寸。上述一般的半导体器件具有大量的 布线资源和多个緩沖器，进而，由于具有用于接收控制信号的多个 衬垫，导致其芯片尺寸较大。为了减小半导体器件的芯片尺寸，而 谋求削减内部电路的面积，同时削减衬垫数。
特别是，近年来，随着晶体管的微细化技术的发展，内部电路 的面积在缩小，而衬垫间隔由于组装技术的限制和晶片级老化的夹 具的限制等而难以缩小，因而由衬垫参数决定芯片尺寸的情况越来 越多。因此，为了削减半导体器件的芯片尺寸，削减衬垫数是尤为 重要的。以往，在系统开始进行稳定工作之前在内部产生复位信号， 从而不需要复位信号输入用的衬垫(例如，参照专利文献l)。
专利文献l:日本特开平9 - 181586号公报(第2-3页、图2)

发明内容
上述复位信号发生电路是在对半导体器件接通电源时输出复位 信号的电路，而不是在电源电压稳定后输出复位信号的电路。因此， 为了将半导体器件从通常模式切换到其他模式，还需要向专用的衬
垫输入模式信号。另外，还存在如下问题当半导体器件进行通常 工作时，在上述复位信号发生电路中流过穿透电流，所以功耗将会增大。
鉴于上述问题，本发明的课题是在半导体器件内部，在任意 定时生成可用作复位信号或模式信号的信号来削减半导体器件的衬 垫数。进而，另一课题是当半导体器件进行通常工作时，在生成 这种信号的电路中避免流过穿透电流。此外，又一课题是提供一种 削减这种衬垫数的半导体器件的复位方法。
为了解决上述课题，本发明采用的方案是具有用于接收外部电 源电压的第 一衬垫、和用于接收接地电位的第二衬垫的半导体器件， 其特征在于，还具有信号发生电路，当提供给第一衬垫的电压达到 比该半导体器件通常工作时提供给第一衬垫的电压高的预定电压 时，输出预定的逻辑电平信号。由此，通过使提供给半导体器件的 外部电源电压发生变化，能够在半导体器件内部生成预定的逻辑电 平信号。由此，不需要用于外部输入该信号的衬垫，能够削减衬垫 数。
具体而言，信号发生电路包括电阻性负载，通过第一衬垫其 一端被提供外部电源电压；和晶体管，通过第二衬垫向其源极或发 射极被提供接地电位，其漏极或集电极与电阻性负载的另 一 端连接， 通过第一衬垫其栅极或基极被提供外部电源电压，其阈值电压相当 于上述预定电压，将电阻性负载与晶体管的连接点的电压作为上述 信号而输出。或者，信号发生电路还包括第二电阻性负载，通过 第二衬垫其一端被提供接地电位；和第二晶体管，通过第一衬垫其 源极或发射极被提供外部电源电压，其漏极或集电极与第二电阻性 负载的另 一端连接，其栅极或基极连接在电阻性负载与上述晶体管的连接点，替代电阻性负载与晶体管的连接点，将第二电阻性负载 与第二晶体管的连接点的电压作为上述信号而输出。或者，信号发
生电路包括电阻性负载，通过第一衬塾其一端被提供外部电源电
压；和多个晶体管，在电阻性负载的另一端与通过第二衬垫提供的
接地电位之间串联连接，将电阻性负载与多个晶体管的连接点的电 压作为上述信号而输出，多个晶体管中的某一个晶体管是其漏极或 集电极与电阻性负载的另 一端连接、通过第一衬垫其栅极或基极被 提供外部电源电压的晶体管，其他的晶体管被(作为)二极管连接， 其中的某 一 个晶体管通过第二衬垫向其源极或发射极提供接地电 位。在这些结构的信号发生电路中，在半导体器件通常工作时不流
过穿透电流。
上述半导体器件还可以包括当提供给第一衬垫的电压达到比上 述预定电压高的电压时输出预定的逻辑电平信号的第二信号发生电 路。另外，上述半导体器件还可以包括用于接收第二外部电源电压
的第三衬垫；和第二信号发生电路，当提供给第三衬垫的电压达到 比该半导体器件通常工作时提供给第三衬垫的电压高的预定电压 时，输出预定的逻辑电平信号。由此，能够增加在半导体器件内部 生成的信号的种类。
另外，上述半导体器件还可以包括用于过滤遮断从信号发生电 路输出的信号的高频成分的低通滤波器。由此，能够除去所生成的 信号中的噪声成分等。
另外，上述半导体器件还可以包括用于将从信号发生电路输出 的信号输出到该半导体器件外部的第三衬垫。由此，通过观测从第 三衬垫输出的信号，能够容易地确认是否向半导体器件的内部电路 提供了预定电压。
上述半导体器件可以按照从信号发生电路输出的信号切换工作 模式，或者将内部电路复位。
另外，作为上述半导体器件的复位方法，通过向第一衬垫提供 高于上述预定电压的电压而使上述信号从信号发生电路输出，从而将内部电路复位。由此，能够通过外部电源电压的控制而在任意的
定时将半导体器件复位。
按照本发明，能够在半导体器件内部，在任意定时生成可用作 复位信号或模式信号的信号来削减半导体器件的衬垫数。另外，当 半导体器件进行通常工作时，在生成这种信号的信号生成电路中，
不流过穿透电流，所以能够抑制功耗。由此，能够进一步实现半导 体器件的小型化、省电化。


图1是第一实施方式的半导体器件的结构图。
图2是一个实施方式的信号发生电路的电路结构图。 图3是表示图2的信号发生电路的工作特性的曲线图。 图4是其他实施方式的信号发生电路的电路结构图。 图5是其他实施方式的信号发生电路的电路结构图。 图6是表示图5的信号发生电路的工作特性的曲线图。 图7是表示外部电源电压与复位信号的关系的曲线图。 图8是第二实施方式的半导体器件的结构图。 图9是第三实施方式的半导体器件的结构图。 图IO是第四实施方式的半导体器件的结构图。 图ll是表示图10的半导体器件中的两种信号发生电路的工作 特性的曲线图。
图12是第五实施方式的半导体器件的结构图。
标号说明
10:半导体器件 101:衬垫(第一衬垫) 102:衬垫(第二衬垫) 103:衬垫(第三衬垫) 104:衬垫(第三衬垫)11:内部电^各
12:信号发生电路
121:电阻性负载
122:NMOS晶体管
123:NMOS晶体管
124:NMOS晶体管
125:电阻性负载(第二电阻性负载)
126:PMOS晶体管(第二晶体管)
13:J氐通滤波器
14:信号发生电路(第二二信号发生电路)
具体实施例方式
以下，参照附图来说明用于实施本发明的最佳实施方式。 (第一实施方式)
图1表示第一实施方式的半导体器件的结构。本实施方式的半
导体器件10包括多个内部电路11和多个信号发生电路12。通过衬 垫101和102分别向各内部电路11和各信号发生电路12提供外部 电源电压VDD和接地电位GND。当提供给衬垫101的外部电源电 压VDD达到比在半导体器件IO通常工作时提供给村垫101的电压 高的预定电压时，各信号发生电路12输出预定的逻辑电平信号Vcnt。 各内部电路11按照所输入的信号Vcnt进行预期的工作(例如测试 工作等)。
图2表示一个实施方式的信号发生电路12的电路结构。该信号 发生电路12能够由电阻性负载121和NMOS晶体管122构成。通过 衬垫101向电阻性负载121的一端提供外部电源电压VDD。电阻性 负载121除了使用电阻元件之外，还能够使用PMOS晶体管沟道电 阻等来实现。通过衬垫102向NMOS晶体管122的源;f及提供4妻地电 位GND,其漏极与电阻性负载121的另一端连接，通过衬垫101向 其棚-极提供外部电源电压VDD。电阻性负载121与NMOS晶体管
9122的连接点的电压成为信号Vcnt。作为NMOS晶体管122，使用 阈值电压高于构成其他逻辑电路的通常的NMOS晶体管的元件，具 体而言，使用阈值电压相当于上述预定电压的元件。
一边参照图3的曲线图， 一边说明图2的信号发生电路12的工 作。外部电源电压VDD从零逐渐上升，直到电压VDD达到NMOS 晶体管122的阈值电压为止，NMOS晶体管122为截止状态。因此， 信号Vent与电压VDD —致，变为逻辑电平"H"。进而，当电压 VDD上升并超出阈值电压时，NMOS晶体管122导通。由此，信号 Vent变为接地电位GND,即变为逻辑电平"L"。之后，当电压VDD 下降并低于阈值电压时，NMOS晶体管122截止。由此，信号Vent 与电压VDD —致，变为逻辑电平"H"。然后，在电压VDD变为 通常工作时电压的稳定状态下，NMOS晶体管122处于截止状态， 所以不流过穿透电流。
作为NMOS晶体管122,在使用阈值电压与构成其他逻辑电路 的通常的NMOS晶体管同等的元件的情况下，也可以如下所述那样 构成信号发生电路12。图4表示其他实施方式的信号发生电路12 的电路结构。该信号发生电路12是在图2的信号发生电路12中的 NMOS晶体管122与接地电位GND之间插入了被(作为)二极管连 接的NMOS晶体管123、 124的电路。通过适当地调整在NMOS晶 体管122与接地电位GND之间插入的NMOS晶体管的个数，该信 号发生电路12也如图3的曲线图所示那样进行工作。
当外部电源电压VDD达到上述预定电压时，为了从信号发生电 路12输出逻辑电平"H"的信号Vcnt，在图2或图4的信号发生电 路12的输出侧设置反相器电路即可。或者，还可以如下述那样构成 信号发生电路12。图5表示其他实施方式的信号发生电路12的电路 结构。该信号发生电路12是在图2的信号发生电路12中追加了电 阻性负载125和PMOS晶体管126的电路。通过衬垫102向电阻性 负载125的一端提供接地电位GND。电阻性负载125除了使用电阻 元件之外，还能够使用NMOS晶体管沟道电阻等来实现。通过衬垫101向PMOS晶体管126的源极提供外部电源电压VDD，其漏极与 电阻性负载125的另一端连接，其栅极连接在电阻性负载121与 NMOS晶体管122的连接点处。电阻性负载125与PMOS晶体管126 的连接点的电压成为信号Vcnt。
一边参照图6的曲线图一边说明图5的信号发生电路12的工作。 外部电源电压VDD从零逐渐上升，直到电压VDD达到NMOS晶体 管122的阈值电压为止，向PMOS晶体管126的栅极施加逻辑电平 "H"的电压，所以PMOS晶体管126为截止状态。因此，信号Vcnt 变为接地电位GND,即变为逻辑电平"L"。进而，当电压VDD上 升并超出阈值电压时，向PMOS晶体管126的栅极施加逻辑电平"L" 的电压，因而PMOS晶体管126导通。由此，信号Vcnt与电压VDD 一致，变为逻辑电平"H"。之后，当电压VDD下降并低于阈值电 压时，向PMOS晶体管126的栅极施加逻辑电平"H，，的电压，所 以PMOS晶体管126截止。由此，信号Vcnt变为接地电位GND, 即变为逻辑电平"L"。在之后的稳定状态下，NMOS晶体管122和 PMOS晶体管126都处于截止状态，所以不流过穿透电流。
信号Vcnt能够用于将半导体器件10切换到扫描测试模式或老 化测试模式等。例如，在将信号Vcnt用于切换到老化测试模式的情 况下，以使用通常工作时电压与老化测试时电压之间的预定电压来 产生信号Vcnt的方式构成信号发生电路12。由此，当半导体器件 IO进行老化测试时，通过向半导体器件IO提供老化测试时电压作为 外部电源电压VDD,能够将半导体器件10切换为老化测试模式。 另外，在半导体器件10对应于通过提供比通常高的外部电源电压 VDD而使工作频率上升，或者使特定的内部电路为有效这样的高级 模式的情况下，信号Vcnt能够用作选择这种高级模式的信号。
另外，信号Vcnt还能够用作半导体器件10的复位信号。图7 表示将信号Vcnt用作复位信号时的、外部电源电压VDD与复位信 号Vcnt之间的关系。半导体器件10启动时，为了将内部电路ll复 位，〗吏电压VDD高于阈值电压。由此，在电压VDD高于阈il电压期间，复位信号Vent变为逻辑电平"H",内部电路ll被复位。之 后，当使电压VDD下降到通常工作时电压时，复位信号Vent变成 逻辑电平"L"，内部电路11的复位被解除。在通常工作时将内部 电路11复位的情况也一样，使电压VDD上升并高于阈值电压。由 此，在电压VDD高于阈值电压期间，内部电路ll被复位。然后， 使电压VDD下降到通常工作时电压时，内部电路11的复位被解除。
以上，按照本实施方式，通过控制提供给半导体器件10的外部 电源电压VDD，能够在半导体器件10内部生成用于模式切换控制 或复位控制的信号Vcnt。由此，不需要用于外部输入信号Vent的衬 垫，能够削减衬垫数。另外，当半导体器件IO处于稳定状态时，在 信号发生电路12中不流过穿透电流，所以不会增大功耗。另外，通 过按每个内部电路11配置信号发生电路12，能够削减大量的布线资 源和缓沖器等，能够将布线资源用于其他用途。即使配置多个信号 发生电路12,信号发生电路12也能够以极其简单的结构来实现，所 以半导体器件10的芯片尺寸也不会特别增大。
在图2、图4以及图5的各信号发生电路12中，可以使各MOS 晶体管为双极晶体管。
(第二实施方式)
图8表示第二实施方式的半导体器件的结构。本实施方式的半 导体器件IO是在第一实施方式的半导体器件10中的各内部电路11 与各信号发生电路12之间插入低通滤波器13的结构。即，低通滤 波器13过滤遮断从信号发生电路12输出的信号Vent的高频成分。 低通滤波器13例如能够由电阻元件和电容元件构成。按照本实施方 式，即使由于噪声等的影响，外部电源电压VDD瞬间增高，信号 Vcnt发生混乱，也能够向内部电路11输入不受噪声等影响的稳定的 信号。
(第三实施方式)
图9表示第三实施方式的半导体器件的结构。本实施方式的半 导体器件10是将第一实施方式的半导体器件10变形为从一个信号发生电路12向各内部电路11输入信号Vent的结构。这样，通过引 导传输信号V c n t的布线，由布线的寄生电阻和寄生电容构成低通滤 波器，能够得到与第二实施方式同等的效果。
另外，本实施方式的半导体器件10具有用于将信号Vent输出 到装置外部的衬塾103。衬垫103能够用作电源电压监测器。例如， 在使半导体器件10以上述高级模式进行工作时，为了从外部确认是 否向半导体器件IO提供在高级模式下所需的外部电源电压VDD要 测量衬垫101的电压，尽管如此直到内部电路11中的电压下降为止 无法测量，所以不能知晓半导体器件IO是否以高级模式进行工作。 与此相对，通过观测从衬垫103输出的信号，能够容易地知晓半导 体器件IO是否以高级模式进行工作。此外，也可以在其他实施方式 的半导体器件io中设置村垫103。 (第四实施方式)
图IO表示第四实施方式的半导体器件的结构。本实施方式的半 导体器件IO具有多个内部电路11和两种信号发生电路12、 14。通 过衬垫IOI、 102分别向各内部电路11和信号发生电路12、 14提供 外部电源电压VDD和接地电位GND。当提供给衬垫101的外部电 源电压VDD达到比在半导体器件10通常工作时提供给衬垫101的 电压高的预定电压时，信号发生电路12输出预定的逻辑电平信号 Vcnt。当提供给衬垫101的外部电源电压VDD达到比上述预定电压 高的电压时，信号发生电路14输出预定的逻辑电平信号Vcnt2。各 内部电路11按照所输入的信号Vcnt和Vcnt2进行预期的工作(例 如，测试工作等)。信号发生电路12、 14的具体电路结构如图2、 图4及图5所示那样。
一边参照图11的曲线图， 一边说明信号发生电路12、 14的工 作。图11 (a)表示信号发生电路12的工作。图11 (b)表示信号 发生电路14的工作。信号发生电路12、 14都是图5所示的结构。 外部电源电压VDD从零逐渐上升，直到电压VDD达到信号发生电 路12中的NMOS晶体管122的阈值电压(4氐阈值电压)为止，分别向信号发生电路12、 14的PMOS晶体管126的栅极施加逻辑电平"H" 电压，所以这些PMOS晶体管126为截止状态。因此，信号Vcnt和 Vcnt2都变为接地电位GND，即变为逻辑电平"L"。进而，当电压 VDD上升并超出低阈值电压时，向信号发生电路12中的PMOS晶 体管126的栅极施加逻辑电平"L"的电压，所以PMOS晶体管126 导通。由此，信号Vcnt与电压VDD—致，变为逻辑电平"H"。另 一方面，直到电压VDD达到信号发生电路14中的NMOS晶体管122 的阈值电压(高阈值电压)为止，向信号发生电路14中的PMOS晶 体管126的栅极持续施加逻辑电平"H"的电压，所以PMOS晶体 管126仍为截止状态。因此，信号Vcnt2仍为逻辑电平"L"。进而， 当电压VDD上升并超出高阈值电压时，向信号发生电路14中的 PMOS晶体管126的栅极施加逻辑电平"L"的电压，所以PMOS晶 体管126导通。由此，信号Vcnt2与电压VDD—致，变为逻辑电平 "H，， 。
之后，当电压VDD下降并低于高阈值电压时，向信号发生电路 14中的PMOS晶体管126的4册极施加逻辑电平"H"的电压，因此 PMOS晶体管126截止。由此，信号Vcnt2变为接地电位GND,即 变为逻辑电平"L"。另一方面，直到电压VDD低于低阈值电压为 止，向信号发生电路12中的PMOS晶体管126的4册极持续施加逻辑 电平"L"的电压，所以PMOS晶体管126仍为导通状态。因此，信 号Vcnt仍为逻辑电平"H"。进而，当电压VDD下降并低于低阈值 电压时，向信号发生电路12中的PMOS晶体管126的栅极施加逻辑 电平"H"的电压，所以PMOS晶体管126截止。由此，信号Vcnt 变为接地电位GND,即变为逻辑电平"L"。
以上，按照本实施方式，通过细微地控制提供给半导体器件10 的外部电源电压VDD，能够在半导体器件10内部生成两种信号Vcnt 和Vcnt2。由此，不需要用于外部输入信号Vcnt和Vcnt2的衬垫， 能够削减比第 一 实施方式多的衬垫数。
进而，通过设置多种信号发生电路来进一步细微地控制外部电源电压VDD,能够在装置内部生成3种以上的信号。 (第五实施方式)
图12表示第五实施方式的半导体器件的结构。本实施方式的半 导体器件IO具有多个内部电路11和2种信号发生电路12、 14。通 过衬垫101、 102向信号发生电路12分别提供外部电源电压VDD和 接地电位GND。当提供给衬垫101的外部电源电压VDD达到比在 半导体器件IO通常工作时提供给衬垫101的电压高的预定电压时， 信号发生电路12输出预定的逻辑电平信号Vcnt。另一方面，通过衬 垫104、 102向信号发生电路14分别提供外部电源电压VDD2和接 地电位GND。当提供给衬垫104的外部电源电压VDD2达到比在半 导体器件IO通常工作时提供给衬垫104的电压高的预定电压时，信 号发生电路14输出预定的逻辑电平信号Vcnt2。通过衬垫102向各 内部电路11公共地提供接地电位GND，通过衬垫101、 104中的某 一方提供外部电源电压VDD和VDD2中的某一方。各内部电路11 按照所输入的信号Vcnt和Vcnt2进行预期的工作(例如测试工作 等)。对于不同电源间的电平移位电路，省略其表示。
信号发生电路12、 14的具体电路结构如图2、图4及图5所示 那样。但是，由于外部电源电压VDD和VDD2相互独立，所以信号 发生电路12、 14的每一个中的NMOS晶体管122的阈值电压也相互 独立地设定即可。
以上，按照本实施方式，通过相互独立地控制提供给半导体器 件10的2种外部电源电压VDD和VDD2，能够在半导体器件10内 部相互独立地生成2种信号Vcnt和Vcnt2。由此，不需要用于外部 输入信号Vcnt和Vcnt2的衬垫，能够削减衬垫数。
产业上的可利用性
本发明的半导体器件能够在半导体器件内部任意的定时生成可 用作复位信号或模式信号的信号来削减半导体器件的衬垫数，所以 对于谋求小型且低功耗的电子设备来说是有用的。
权利要求
1.一种半导体器件，具有用于接收外部电源电压的第一衬垫和用于接收接地电位的第二衬垫，其特征在于，还具有信号发生电路，该信号发生电路当提供给上述第一衬垫的电压达到比该半导体器件通常工作时提供给上述第一衬垫的电压高的预定电压时，输出预定的逻辑电平信号。
2. 根据权利要求1所述的半导体器件，其特征在于， 上述信号发生电路包括电阻性负载，其一端通过上述第 一衬垫被提供上述外部电源电 压；和晶体管，其源极或发射极通过上述第二衬垫被提供接地电位， 其漏极或集电极与上述电阻性负载的另一端相连接，其栅极或基极 通过上述第一衬垫被提供上述外部电源电压，其阈值电压相当于上 述子贞定电压，上述电阻性负载与上述晶体管的连接点的电压被作为上述信号而输出。
3. 根据权利要求2所述的半导体器件，其特征在于， 上述信号发生电路包括第二电阻性负载，其一端通过上述第二衬垫被提供上述接地电 位^ 和第二晶体管，其源极或发射极通过上述第 一 衬垫被提供上述外 部电源电压，其漏极或集电极与上述第二电阻性负载的另 一端相连 接，其栅极或基极连接在上述电阻性负载与上述晶体管的连接点上，上述第二电阻性负载与上述第二晶体管的连接点的电压代替上 述电阻性负载与上述晶体管的连接点的电压而被作为上述信号输 出。
4. 根据权利要求1所述的半导体器件，其特征在于， 上述信号发生电路包括电阻性负载，其一端通过上述第 一衬垫被提供上述外部电源电 压；和多个晶体管，它们在上述电阻性负载的另一端与通过上迷第二 衬垫提供的上述接地电位之间串联连接，上述电阻性负载与上述多个晶体管的连接点的电压被作为上述 信号而输出，上述多个晶体管中的某一个晶体管是其漏极或集电极与上述电 阻性负载的另一端连接，通过上述第一衬垫其栅极或基极通过上述 第 一村垫被提供上述外部电源电压的晶体管，其他的晶体管被作为 二极管连接，其中的某 一 个晶体管的源极或发射极通过上述第二村 垫被提供接地电位。
5. 根据权利要求1所述的半导体器件，其特征在于，还包括当提供给上述第 一衬垫的电压达到比上述预定电压高的 电压时输出预定的逻辑电平信号的第二信号发生电路。
6. 根据权利要求1所述的半导体器件，其特征在于， 还包括用于接收第二外部电源电压的第三衬垫；和第二信号发生电路，其当提供给上述第三衬垫的电压达到比该 半导体器件通常工作时提供给上述第三衬垫的电压高的预定电压 时，输出预定的逻辑电平信号。
7. 根据权利要求1 4中任意一项所述的半导体器件，其特征在于，还包括用于过滤遮断从上述信号发生电路输出的信号的高频成 分的低通滤波器。
8. 根据权利要求1~4中任意一项所述的半导体器件，其特征在于，还包括用于将从上述信号发生电路输出的信号输出到该半导体 器件外部的第三衬垫。
9. 根据权利要求1~4中任意一项所述的半导体器件，其特征在于，按照从上述信号发生电路输出的信号来切换工作模式。
10. 根据权利要求1 4中任意一项所述的半导体器件，其特征 在于，按照从上述信号发生电路输出的信号使内部电路复位。
11. 一种权利要求1所述的半导体器件的复位方法，其特征在于，通过向上述第一衬垫提供高于上述预定电压的电压来使上述信 号从上述信号发生电路输出，从而使内部电路复位。
全文摘要
本发明提供一种半导体器件。在半导体器件(10)中，向第一衬垫(101)和第二衬垫(102)分别提供外部电源电压和接地电位。当提供给第一衬垫(101)的电压达到比该半导体器件(10)通常工作时提供给第一衬垫(101)的电压高的预定电压时，信号发生电路(12)输出预定的逻辑电平信号。利用本发明，能够在半导体器件内部以任意定时生成可用作复位信号或模式信号的信号来削减半导体器件的衬垫数。
文档编号H01L21/822GK101622704SQ20088000325
公开日2010年1月6日 申请日期2008年9月9日 优先权日2008年2月6日
发明者今中刚, 岛津宜之 申请人:松下电器产业株式会社