包括位于不同高度的沟道区域的电子器件及其形成工艺的制作方法

专利名称：包括位于不同高度的沟道区域的电子器件及其形成工艺的制作方法
技术领域：
本公开内容涉及电子器件和工艺，并且更具体地，涉及包括如下沟道区域的电子器件，以及形成该电子器件的工艺，其中，相比于位于控制栅电极下面的相邻沟道区域，位于选择栅电极下面的所述沟道区域处于更高的高度。
背景技术：
分裂栅非易失性存储器单元可被形成为，使得相比于控制栅电极下面的另一区域，在选择栅电极下面的区域处的衬底表面较高。该高度差有助于提供将电荷载流子弹道注入到用于非易失性存储器单元的电荷存储介质中，例如，硅纳米晶体中。
在该存储器单元的形成过程中，选择栅介电层和选择栅电极是在
形成电荷存储叠层(charge storage stack)和控制栅电极之前形成的。电荷存储叠层可以包括栅介电层、硅纳米晶体和封盖介电层。通过从未由选择栅电极覆盖的暴露区域移除选择栅介电层并且随后通过使衬底热氧化以形成控制栅介电层，引起衬底中形成的台阶。在形成控制栅电极和电荷存储叠层的剩余部分之后， 一组硅纳米晶体位于控制栅电极和衬底之间("衬底组")，并且另一部分硅纳米晶体位于控制栅电极和选择栅电极之间("选择栅组")。
硅纳米晶体的选择栅组是存在问题的。这些硅纳米晶体可以积累电荷但是难于擦除。与衬底相邻的选择栅组中的硅纳米晶体影响存储器单元的阈值电压，并且因此，尽管它们的擦除是困难的但是它们仍需要被擦除。


借助于示例来描述实施例，并且实施例不限于附图。
图1包括形成多个层和掩膜部件之后的部分衬底的横截面图的说明。
图2包括形成栅结构之后的图1的工件的横截面图的说明。
图3包括形成与栅结构相邻的侧壁隔层(spacer)之后的图2的工件的横截面图的说明。
图4包括在衬底的暴露部分上方形成半导体层之后的图3的工件的横截面图的说明。
图5包括在半导体层上方形成栅介电层之后的图4的工件的横截面图的说明。
图6包括在形成选择栅介电层之后的图5的工件的横截面图的说明。
图7包括在形成侧壁隔层之后的图6的工件的横截面图的说明。图8包括在形成图案化的掩膜层之后的图7的工件的横截面图的说明。
图9包括在移除部分侧壁隔层以形成选择栅电极之后的图10的工件的横截面图的说明。
图10包括在部分半导体层和衬底中形成绝缘层和掺杂区域之后的图9的工件的横截面图的说明。
图11包括形成基本上完整的集成电路之后的图10的工件的横截面图的说明。
本领域的技术人员应认识到，图中的元件被出于简单和清楚的目而说明，并且没有必要将其依比例绘制。例如，图中的某些元件的尺寸可以相对于其他元件放大，以帮助改善对本发明的实施例的理解。
具体实施例方式
一种电子器件，其可以包括具有在非易失性存储器单元的控制栅电极和选择栅电极之间的高度变化的衬底，以在对存储器单元编程时 利用电荷载流子的弹道注入。电荷存储叠层不位于选择栅电极和控制 栅电极之间。因此，可以改进如前所述的现有技术的非易失性存储器 单元的一个或多个擦除问题。
在一个方面， 一种形成包括非易失性存储器单元的电子器件的工 艺可以包括，在衬底上方形成电荷存储叠层，并且在电荷存储叠层上 方形成控制栅电极。该工艺还可以包括，在形成控制栅电极之后在衬 底上方形成半导体层，其中，该半导体层与控制栅电极隔开。该工艺 可以进一步包括，在该半导体层上方形成选择栅电极。
在致力于下述实施例的细节之前，对某些术语进行定义或阐明。 术语"高度"意指与参考平面的最短距离。在一个实施例中，参考平 面是在衬底上方形成任何特征之前的衬底的主平面。
如此处使用的，术语"包括"、"含有"、"具有"或其任何其 他变化形式，应涵盖非排他性的含有。例如，包括元件列表的装置、 物品、方法或工艺没有必要仅限于这些元件，而是可以包括未明确列 出的或者对于该工艺、方法、物品或装置是固有的其他元件。而且， 除非另外明确说明，否则"或"意指内含性的或关系，并非意指排他 性的或关系。例如，任何一个如下情况满足条件A或B: A为真(或
出现)并且B为假(或者未出现)，A为假(或者未出现)并且B为 真(或出现)，以及A和B均为真(或者出现)。
此外，出于清楚的目的并且为了给出此处描述的实施例的范围的 一般概念，"一个"的使用用于描述该"一个"所指的一个或多个物 品。因此，在使用"一个"时，该描述应被理解为包括一个或至少一 个，并且除非明确指出复数另有其他含义，则单数还包括复数。
除非另外定义，否则此处使用的所有技术和科学术语具有与本发明所属领域的普通技术人员公知的含义相同的含义。通过下面的详细 描述和权利要求，本发明的其他特征和优点将是显而易见的。
此处未描述的，与特定的材料、加工过程和电路相关的许多细节 是传统的并且可以在半导体和微电子领域的书本和其他来源中找到。
图1包括诸如集成电路的部分电子器件10的横截面图。该集成电 路可以是独立的存储器、微控制器或者包括存储器的其他集成电路。
在一个实施例中，电子器件IO可以包括非易失性存储器(NVM)阵列 19，图1中说明了部分的该NVM阵列19。衬底IO可以包括单晶半导 体晶片、绝缘体上半导体晶片、平板显示器(例如，玻璃板上硅层) 或者传统上用于形成电子器件的其他衬底。尽管没有说明，但是在存 储器阵列19内部的有源区之间的部分衬底10上方，并且在NVM阵列 19外部的外围区域中，可以形成浅沟槽场区隔离。衬底10的最上表面 是主表面13。可选地，可以使用传统的或者专有的掺杂操作使衬底10 以及NVM阵列19中的主表面13的掺杂浓度升高，以潜在地减小随后 形成的位于部分主表面13上方的栅电极之间的漏电流。
如图1所示，随后可以在衬底10的主表面13上方形成电荷存储 叠层12，其中，电荷存储叠层12包括栅介电层122、不连续存储元件 124和另一介电层126。可以使用氧化或氮化环境热生长栅介电层122， 或者可以使用传统的或专有的化学气相淀积技术、物理气相淀积技术、 原子层淀积技术或者这些技术的组合来淀积栅介电层122。栅介电层 122可以包括二氧化硅、氮化硅、氧氮化硅、高介电常数(高K)材料 (例如，介电常数大于8)或者这些材料的任何组合的一个或多个膜。 该高K材料可以包括HfaObNc、 HfaSibOc、 HfaSibOcNd、 HfaZrbOcNd、 HfaZrbSicOdNe、 HfaZrbOe、 ZraSibOe、 ZraSibOeNd、 Zr02、其他含Hf或含 Zr的介电材料、任何前述材料的掺杂版本(掺杂镧、掺杂铌等)或者 这些材料的任何组合。栅介电层122具有范围为大约3nm-大约10 nm 的厚度。介电层122的厚度和材料选择将基本上确定其电气属性。在一个实施例中，该厚度和材料被选择为，介电层122具有厚度等于约 10 nm的二氧化硅。
随后，在NVM阵列19上方形成不连续存储元件124。单独的不 连续存储元件124基本上相互物理分离。不连续存储元件124可以包 括能够存储电荷的材料，诸如硅、氮化物、含金属材料、能够存储电 荷的另一适当材料或者这些材料的任何组合。例如，不连续存储元件 124可以包括硅纳米晶体或金属纳米簇。在一个特定实施例中，可以在 衬底10的暴露表面上方形成基本上连续的无定形硅层。该基本上连续 的层可以暴露于加热或者使该层"混乱"或者否则使其形成硅纳米晶 体的其他加工条件下。不连续存储元件124可以是未掺杂的，在淀积 过程中掺杂，或者在淀积之后掺杂。在一个实施例中，不连续存储元 件124可以由一个或多个材料形成，该材料的属性在热氧化工艺过程 中未受显著不利的影响。该材料可以包括铂、钯、铱、锇、钌、铼、 铟-锡、铟-锌、铝-锡或者这些材料的任何组合。除了铂和钯之外的每 个该材料可以形成导电金属氧化物。在一个实施例中，每个不连续存 储元件124在任何尺寸上不大于约10nm。在另一实施例中，不连续存 储元件124可以是较大的，然而，不连续存储元件124不能被形成为 过大以至于形成连续结构(即，所有的不连续存储元件124不能熔合 在一起)。
随后在不连续存储元件124上方形成介电层126。介电层126可 以包括一个或多个介电膜，并且典型地是热生长的或淀积的。介电层 126可以包括任何一个或多个材料，或者使用如相对于栅介电层122描 述的任何实施例形成。介电层126可以具有与介电层122相比相同或 不同的组分来形成，并且可以使用与介电层122相比相同或不同的形 成技术形成。
随后在电荷存储叠层12上方形成控制栅电极14。控制栅电极层 14可以包括含半导体膜、含金属膜或者这些膜的任何组合。在一个实施例中，控制栅电极层14包括多晶硅或无定形硅。在另一实施例中， 控制栅电极层14可以包括一个或多个其他材料。在特定实施例中，控 制栅电极层14的厚度不大于约200nm，并且在另一特定实施例中，不 大于90 nm。在另一实施例中，控制栅电极层14的厚度至少约为20 nm， 并且在另一特定实施例中，至少为50nm。在最终器件中，当控制栅电 极层14包括多晶硅或无定形硅时，控制栅电极层14可以具有至少为 1E19原子/cr^的掺杂剂浓度。通过化学气相淀积、物理气相淀积或者 这些淀积的组合可以淀积控制栅电极层14。在一个特定实施例中，在 淀积时掺杂控制栅电极层14，并且在另一特定实施例中，在淀积之后 掺杂控制栅电极层14。
在控制栅电极层14上方形成绝缘层16。绝缘层16有助于在后继 加工过程中保护控制栅电极层14。绝缘层16可以包括氧化物、氮化物 或者氧氮化物。用于绝缘层16的材料被选择为包括与后继形成的绝缘 隔层不同的材料。在特定实施例中，绝缘层16包括氮化物。绝缘层16 的厚度可以是如相对于控制栅电极层14描述的任何厚度。绝缘层16 具有与控制栅电极层14相比基本上相同的厚度或者不同的厚度。在如 图1所示的实施例中，使用传统的或专有的化学气相淀积技术、物理 气相淀积技术或者这些技术的组合来淀积绝缘层16。
随后，在绝缘层16上方形成图案化的掩膜层，其中，该图案化的 掩膜层包括位于将形成栅结构的位置处的掩膜部件18。掩膜部件18包 括不同于下面的绝缘层16和控制栅电极层14的有机抗蚀剂材料或无 机材料。该层可以通过传统的或专有的光刻技术形成。
图2包括在形成包括控制栅电极24的栅结构28，并且移除掩膜 部件18之后的工件的说明。更具体地，绝缘层16、控制栅电极层14 和电荷存储叠层12的暴露部分被移除，以形成包括控制栅电极24的 栅电极28。在一个实施例中，通过传统的或专有的刻蚀技术来移除绝 缘层16、控制栅电极层14和电荷存储叠层12。掩膜部件18可以通过传统的或专有的灰化技术移除。可以改变用于移除掩膜部件18的时序。
在一个实施例中，在暴露部分衬底10之后，移除掩膜部件18。在另一 实施例中，在对绝缘层16和控制栅电极层14进行图案化之后，并且 在移除栅结构28外部的所有电荷存储叠层12之前，移除掩膜部件18。 在另一实施例中，在对绝缘层16进行图案化之后，并且在移除栅结构 28外部的所有栅电极层14之前，移除掩膜部件18。在阅读本说明书 之后，本领域的技术人员将能够确定最佳满足其需要或需求的具体图 案化方案。
图3包括在形成与栅结构28相邻的绝缘隔层32之后的工件的说 明。绝缘隔层32有助于在沟道中形成具有相对高的电场的区域，以在 非易失性存储器单元的编程过程中提供帮助。绝缘隔层32可以包括氧 化物、氮化物、氧氮化物或者这些材料的任何组合。在一个实施例中， 绝缘隔层32包括与绝缘层16不同的材料。每个绝缘隔层32在其基底 处的宽度在大约15nm-大约25 nm的范围内。通过在包括控制栅电极 24的栅结构28和衬底10的暴露部分上方基本上保形地淀积绝缘层， 可以形成绝缘隔层32。可以对绝缘层进行各向异性刻蚀以形成侧壁隔 层32。在图3所示实施例中，绝缘隔层32具有弧形的外表面。在另一 实施例中(未示出)，绝缘隔层32可以具有做成三角形或正方形的形 状。使用传统的或专有的技术来执行绝缘层的淀积和刻蚀，以形成绝 缘隔层32，并且其不需要使用掩膜。
图4包括在衬底10的暴露部分上方形成半导体层40之后的工件 的说明。半导体层40允许在相对更高的高度处形成位于后继形成的选 择栅电极下面的沟道区域，以帮助在编程过程中将电荷载流子弹道注 入到离散的存储元件124中。半导体层40可以包括硅、锗、碳或者这 些材料的组合。在最终电子器件中，半导体层40的上表面位于至少与 栅介电层122的上表面一样高的高度上，并且不会高于与半导体层40 相邻的控制栅电极24的下表面。在一个实施例中，半导体层40具有 不大于约15nm的厚度，并且在另一实施例中，不大于约llnm，并且在另一实施例中，不大于约9nm。在另一实施例中，半导体层40具有 至少约2nm的厚度，并且在另一实施例中，至少约3nm。在特定实施 例中，半导体层40具有在约4nm-约6nm范围内的厚度。可以使用传 统的或专有的选择性淀积或生长技术来形成半导体层40。在特定实施 例中，使用选择性外延生长技术来形成半导体层40。在该实施例中， 在栅结构28上方基本上不形成半导体层40。在另一实施例中，可以淀 积无定形半导体层，并且随后使用衬底IO作为模板使该半导体层晶体 化以形成基本上为单晶的半导体层40。
半导体层40可被形成为掺杂的或未掺杂的，可以随后通过离子注 入来进行掺杂，可以通过将掺杂剂从衬底10扩散到半导体层40中来 进行掺杂，或者通过这些技术的任何组合来进行掺杂。半导体层40可 以经历进一步的加工以改变或提高其质量。该加工是可选的并且可以 包括形成和移除牺牲氧化物；如果半导体层40包括与衬底10不同的 半导体元素，则该加工包括浓縮；该加工包括其他适当的加工，或者 这些加工的任何组合。
图5包括在半导体层40上方形成栅介电层52之后的工件的说明。 栅介电层52可以包括如相对于栅介电层122描述的任何材料、厚度和 形成工艺。相比于栅介电层122，栅介电层52可以具有相同的组分或 不同的组分，可以通过重复相同的工艺技术或不同的工艺技术形成， 或者可以通过这些技术的任何组合形成。在特定实施例中，栅介电层 52是逻辑栅电介质并且显著薄于栅介电层122。在特定实施例中，栅 介电层52小于栅介电层122的厚度的一半。
图6包括在形成位于栅介电层52、绝缘隔层32和栅结构28上方 的选择栅电极层64之后的说明。选择栅电极层64可以包括如相对于 控制栅电极24描述的任何材料、厚度和形成工艺。相比于控制栅电极 24，选择栅电极层64可以具有相同的组分或不同的组分，可以具有相 同的厚度或不同的厚度，可以通过重复相同的工艺技术或不同的工艺技术形成，或者可以通过这些技术的任何组合形成。在特定实施例中， 选择栅电极层64基本上保形地淀积在工件的暴露表面上方。
图7包括在形成隔层74之后的工件的说明。选择栅电极层64可 被各向异性地刻蚀，以形成隔层74。在如图7所示的实施例中，隔层 74具有弧形的外表面。在另一实施例中(未示出)，隔层74可以具有 做成三角形或正方形的形状。使用传统的或专有的技术来执行选择栅 电极层的刻蚀，以形成隔层74，并且其不需要使用掩膜。
图8包括在形成包括掩膜部件84和开口 82的图案化的掩膜层之 后的工件的说明。该图案化的掩膜层与后继的刻蚀结合使用，以移除 不是非易失性存储器单元的部件的隔层74部分。隔层74被形成为围 绕栅结构28。在一个实施例中，每个选择栅电极位于与其对应的控制 栅电极24相邻的位置。掩膜部件84保护剩余的隔层74部分，其中开 口 82使将被移除的隔层74部分暴露。可以使用如相对于掩膜部件18 描述的实施例形成图案化的掩膜层。
图9包括在从隔层74中形成选择栅电极94之后的图8的工件的 说明。简要参考图8，使用传统的或专有的刻蚀技术来移除开口 82中 的隔层74部分。在一个实施例中，使用额外的刻蚀来移除栅介电层52、 半导体层40和绝缘隔层32 (栅结构28之间)的暴露部分。可替换地， 绝缘隔层32、半导体层40、栅介电层52或者这些层的任何组合的暴 露部分保留在栅结构28之间。在如图9所示的特定实施例中，部分半 导体层40保留在栅结构之间。掩膜部件84可以通过传统的或专有的 灰化技术移除。因此，选择栅电极94包括隔层74的剩余部分。此时， 通过对其他暴露材料具有选择性的湿法刻蚀来移除绝缘层16。
图10包括在形成绝缘层102、隔层104以及掺杂区域106和108 之后的工件的说明。更加详细地描述用于形成如图IO所示的工件的加 工顺序。进行对源/漏扩展注入(掺杂区域106和108的部分)。在注入过程中，选择栅电极94和控制栅电极24也被掺杂。注入的掺杂剂 可以是p型掺杂剂(例如，硼)或n型掺杂剂(例如，磷或砷)。使 用传统的或专有的技术执行该注入。
随后形成绝缘层102，并且绝缘层102可以包括氧化物、氮化物、 氧氮化物或者这些材料的任何组合。在形成源/漏(S/D)区域时，绝缘 层102的厚度用作后继的离子注入期间的注入屏蔽(screen)。在一个 实施例中，通过将氧化物层淀积到约5nm-约15nm的厚度，形成绝缘 层102。绝缘层102基本上覆盖工件的所有暴露表面。然后，将氮化物 层淀积到约50nm-约90nm的厚度，并且进行各向异性刻蚀，以形成存 储器单元周围以及与选择栅电极94相邻的控制栅电极24的顶部上的 隔层104。位于控制栅电极24顶部上的隔层104有助于基本上防止在 后继的硅化物形成期间在选择栅电极94和控制栅电极24之间形成电 气短路。
将掺杂剂注入到没有由栅结构28或选择栅电极94或隔层104覆 盖的衬底10和半导体层40的部分中，以完成掺杂区域106和108的 形成，掺杂区域106和108是来自该注入和源/漏扩展注入的掺杂剂的 组合。掺杂区域106和108包括部分半导体层40和衬底10，其中，在 图10中通过虚线说明了衬底10和半导体层40之间的边界。在一个实 施例中，掺杂区域106和108可以用作S/D区域。在掺杂工艺过程中， 未由隔层104覆盖的选择栅电极94和控制栅电极24的部分也被掺杂。 掺杂剂是p型掾杂剂(例如，硼)或者n型掺杂剂(例如，磷或砷)。 在一个实施例中，通过一个或多个后继的热循环激活注入掺杂剂，该 热循环可以或者不可以服务于不同的主要目的，例如氧化、淀积、退 火、不同注入掺杂剂的驱动或激活。在一个实施例中，每个掺杂区域 106和108具有至少约1E19原子/cmS的掺杂剂浓度。使用传统的或专 有的技术来执行注入以形成掺杂区域106和108。
在一个实施例中，部分工件可被硅化，但是其未在图中示出。参考图10，移除未由隔层104覆盖的部分栅介电层52和绝缘层102。含 金属层被淀积，并且与控制栅电极24、选择栅电极94以及掺杂区域 106和108的暴露部分反应以形成含金属硅化物区域。使用传统的或专 有的材料以及传统的或专有的加工技术来形成该含金属硅化物区域。
在一个实施例中，除了形成电气连接之外，NVM阵列19现在基 本上是完整的。可以使用一个或多个传统的或专有的技术来执行电子 器件的外围区域(未示出)中的部件制造。参考图10，说明了共享掺 杂区域108的两个存储器单元。每个存储器单元包括控制栅电极24、 选择栅电极94和不连续存储元件的组。
图11包括基本上完成的电子器件的横截面图的说明。如图11所 示，复合衬底110表示衬底10和半导体层40的组合。复合衬底110 包括对应于衬底10的主表面13的第一主表面111，以及对应于最终电 子器件中的半导体层40的上表面的第二主表面113。壁112位于第一 主表面111和第二主表面113之间。不同的主表面及其之间的壁112 的组合有助于形成如下区域，其中，可以发生从该区域到电荷存储叠 层12的电荷载流子的弹道注入。
参考电子器件的其他部件及其形成，在工件上方通过传统的或专 有的技术形成层间介电层114。层间介电层114被图案化，以形成延伸 到掺杂区域108的接触开口。尽管图ll未示出，但是还制成了到摻杂 区域106、控制栅电极24、选择栅电极94以及NVM阵列19内部和外 部的其他部分的接触开口。层间介电层114可以包括绝缘材料，诸如 氧化物、氮化物、氧氮化物或者这些材料的组合。在特定实施例中， 可以使用各向异性刻蚀形成接触开口。
随后形成传导插塞116和传导线118。其他的传导插塞和传导线 也被形成，但是图ll未示出。传导插塞116和传导线118可以包括相 同或不同的传导材料。每个传导插塞116和传导线118均可以包括掾杂硅、钨、钛、钽、氮化钛、氮化钽、铝、铜、其他适当传导材料或 者这些材料的任何组合。在一个特定实施例中，传导插塞116包括钨， 并且传导线118包括铜。可选的阻挡层、粘合层或者这些层的任何组 合可以在对应的传导层(例如，用于传导插塞116的钩和用于传导线
118的铜)之前形成。可选的封盖层(例如，含金属氮化物)可用于封 装传导线118中的铜。
在一个实施例中，传导插塞116在传导线118之前形成。在一个 特定实施例中，在层间介电层114上方形成传导层(未示出)，并且 基本上填充其中的接触开口。位于接触开口外部的传导层的部分被移 除，以形成传导插塞116。可以执行传统的或专有的化学机械研磨操作 或者传统的或专有的刻蚀工艺。
另一绝缘层(未示出)随后被淀积，并且被图案化以形成互连槽， 在该互连槽中形成传导线118。其他互连槽可以形成在NVM阵列19 内部、NVM阵列19外部，或者其的任何组合的位置处。在一个实施 例中，另一传导层形成在层间介电层114上方，并且基本上填充绝缘 层中的互连槽。位于绝缘层中的互连槽外部的传导层的部分被移除以 形成传导线118。在一个实施例中，可以执行传统的或专有的化学机械 研磨操作，并且在另一实施例中，可以执行传统的或专有的刻蚀工艺。 绝缘层位于传导线118和未示出的其他传导线之间，并且高度基本上 与其相同。在另一实施例(未示出)中，使用传统的或专有的双嵌入 工艺同时形成传导插塞116和传导线118。
在另一实施例(未示出)中，额外的绝缘和传导层可被形成，并 且被图案化，以形成一个或多个额外的互联层。在形成最后的互联层 之后，在包括NVM阵列19和外围区域的衬底11上方形成封装层120。 封装层120可以包括一个或多个绝缘膜，诸如氧化物、氮化物、氧氮 化物或者这些材料的组合。
17使用传统的或专有的偏置条件可以编程、读取和擦除NVM 19中 的存储器单元。擦除NVM 19中的每个存储器单元可以存储高达两比 特的数据。 一个比特与选择栅电极94和壁112相邻。可以使用源端注 入对该特定比特进行编程。另一比特与掺杂区域108相邻并且可以使 用漏端热载流子注入或Fowler-Nordheim隧穿进行编程。
在一个实施例(未示出)中，可以使用不同的电荷存储叠层。与 浮栅电极相反，在电荷被捕获或者否则被驻留的非易失性存储器中， 如背景技术章节中描述的问题是特别成问题的，其中，在浮栅电极中 电荷可以更加自由地迁移。在该其他实施例中，不连续存储元件124 可由氮化物层替换或者与氮化物层结合使用。在特定实施例中，电荷 存储叠层包括ONO (氧化物-氮化物-氧化物)叠层。
如此处描述的实施例可以仍然获得弹道注入的益处。电荷存储叠 层中的不连续存储元件或氮化物层基本上不位于相同存储器单元的控 制栅电极24和选择栅电极94之间。因此，基本上消除了如背景技术 中描述的擦除问题。形成电子器件的工艺不需要任何额外的掩膜层， 并且因此，可以在基本上不增加制造成本的情况下集成到现有的工艺 流程中。
许多不同的方面和实施例是可行的。下文描述了某些该方面和实 施例。在阅读本说明书之后，本领域的技术人员将认识到，这些方面 和实施例仅是说明性的，并非限制本发明的范围。
在第一方面， 一种形成包括非易失性存储器单元的电子器件的工 艺可以包括在衬底上方形成电荷存储叠层，以及在电荷存储叠层上 方形成控制栅电极。该工艺还可以包括在形成控制栅电极之后在衬 底上方形成半导体层，其中，该半导体层与控制栅电极分离。该工艺 可以进一步包括在该半导体层上方形成选择栅电极。在第一方面的一个实施例中，该工艺进一步包括在形成控制栅电 极之后和在衬底上方形成半导体层之前形成绝缘隔层。在特定实施例 中，形成绝缘隔层包括在控制栅电极和衬底上方形成绝缘层，并且各 向异性刻蚀该绝缘层以形成绝缘隔层。在另一特定实施例中，形成选 择栅电极包括在控制栅电极、绝缘隔层和半导体层上方形成选择栅 电极层，各向异性地刻蚀该选择栅电极层，以形成侧壁隔层，并且移 除部分侧壁隔层以形成选择栅电极。在另一实施例中，形成半导体层 包括在衬底上方选择性形成半导体层。在特定实施例中，形成半导 体层包括自衬底选择性外延生长半导体层。
在第一方面的另一实施例中，形成电荷存储叠层包括在衬底上方 形成第一栅介电层，并且在该第一栅介电层上方形成不连续存储元件。 在特定实施例中，该工艺进一步包括在形成选择栅电极之前在半导体 层上方形成第二栅介电层，其中，该第二栅介电层薄于第一栅介电层。 在另一特定实施例中，形成半导体层包括形成包括与衬底相邻的第 一表面和与该第一表面相对的第二表面的半导体层，其中，该第二表 面位于第一高度。而且，形成控制栅电极包括形成包括与衬底相邻 的第三表面和与该第三表面相对的第四表面的控制栅电极，其中，该 第三表面位于至少与第一高度一样高的第二高度。在更特定的实施例 中，形成第一栅介电层包括形成包括与衬底相邻的第五表面和与该 第五表面相对的第六表面的第一栅介电层，其中，该第六表面位于第 三高度，其中，第一高度位于第二高度和第三高度之间。
在第二方面， 一种形成包括非易失性存储器单元的电子器件的工 艺可以包括在衬底上方形成第一栅介电层，在第一栅介电层上方形 成不连续存储元件，以及在不连续存储元件上方形成控制栅电极。该 工艺还可以包括在形成控制栅电极之后移除不连续存储元件的暴露 部分。该工艺可以进一步包括形成与控制栅电极相邻的绝缘隔层， 并且在形成绝缘隔层之后自衬底的暴露部分选择性生长半导体层。该 工艺可以进一步包括在半导体层上方形成第二栅介电层，并且在第二栅介电层上方形成选择栅电极。在一个实施例中，半导体层具有离 衬底最远的第一表面，其中，该第一表面位于第一高度；控制栅电极 具有最接近衬底的第二表面，其中，该第二表面位于第二高度；第一 栅介电层具有离衬底最远的第三表面，其中，该第三表面位于第三高 度，并且第一高度位于第二高度和第三高度之间。
在第二方面的另一实施例中，形成控制栅电极包括在不连续存 储元件上方形成控制栅电极层，在该控制栅电极层上方形成含氮层， 在该含氮层上方形成掩膜，图案化该含氮层，并且图案化控制栅电极 层以形成控制栅电极。形成选择栅电极包括在控制栅电极、绝缘隔层 和半导体层上方形成选择栅电极层，并且各向异性地刻蚀该选择栅电 极层，以形成选择栅电极，其中，在不使用掩膜的情况下执行各向异 性刻蚀。
在第二方面的另一实施例中，第一栅介电层厚于第二栅介电层。 在特定实施例中，移除电荷存储叠层的暴露部分包括使电荷存储叠 层的暴露部分中的不连续存储元件反应以形成绝缘材料，并且刻蚀该 绝缘材料和电荷存储叠层的暴露部分中的第一栅介电层。
在第三方面， 一种包括非易失性存储器单元的电子器件可以包括 衬底，该衬底包括第一部分和第二部分，其中，第一部分中的第一主 表面位于低于第二部分中的第二主表面的高度。该电子器件还可以包 括位于第一部分上方的电荷存储叠层，其中，该电荷存储叠层包括不 连续存储元件；位于第一部分上方的控制栅电极；和位于第二部分上 方的选择栅电极，其中，该选择栅电极包括侧壁隔层。
在第三方面的一个实施例中，该电子器件进一步包括位于控制栅 电极和选择栅电极之间的绝缘隔层。在另一实施例中，该电子器件进 一步包括位于控制栅电极和衬底的第一部分之间的第一栅介电层， 以及位于选择栅电极和衬底的第二部分之间的第二栅介电层，其中，第二栅介电层薄于第一栅介电层。
在第三方面的另一实施例中，该电子器件进一步包括与控制栅电 极相邻的第一源/漏区域，和与选择栅极的相邻的第二源/漏区域。在另 一实施例中，不连续存储元件基本上不位于控制栅电极和选择栅电极 之间。在特定实施例中，不连续存储元件基本上不位于衬底的第二部 分上方。
应当注意，并非需要一般描述和示例中的上述所有活动，可以不 需要一部分特定活动，并且除了所描述的活动之外可以执行一个或多 个额外的活动。而且，列出活动的顺序没有必要是执行该活动的顺序。
此处描述的实施例的说明用于提供多种实施例的结构的一般理 解。该说明并非用作利用此处描述的结构或方法的装置和系统的所有 元件和特征的完整描述。在阅读本公开内容之后，许多其他实施例对 于本领域的技术人员是显而易见的。通过本公开内容可以利用和得到 其他实施例，由此可以在不偏离本公开内容的范围的情况下，进行结 构替换、逻辑替换或其他改变。此外，该说明仅是表示性的，并且可 以不依比例绘制。说明中的某些部分可被放大，尽管其他部分可被最 小化。因此，本公开内容和附图应被视为说明性的而非限制性的。
本公开内容的一个或多个实施例在此处可以单独地或者共同地由 术语"发明"指代，这仅出于便利的目的并非有意地将本申请的范围 限制于任何特定的发明或发明概念。而且，尽管此处说明和描述了特 定实施例，但是应认识到，设计用于实现相同或相似目的的任何后继 配置可被替换用于所示出的特定实施例。本公开内容用于涵盖多种实 施例的任何和所有后继的调整或变化。在阅读此处描述之后，上文的 实施例的组合以及此处未具体描述的其他实施例对于本领域的技术人 员是显而易见的。上文针对特定实施例描述了益处、其他优点和对问题的解决方案。 然而，益处、优点、对问题的解决方案以及可以使任何益处、优点或 解决方案出现或变得更加显著的任何特征，不应被解释为任何或所有 权利要求的关键的、必需的或基本的特征。
将认识到，为了清楚起见，此处在分立的实施例的背景下描述的 某些特征也可以在单个实施例中以组合形式来提供。相反地，为了简 要起见，在单个实施例的背景下描述的多种特征也可以分立地提供或 者以任何子组合形式来提供。而且，所叙述的具有范围的值包括该范 围中的每个值。
上文公开的主题应被视为说明性的而非限制性的，并且附属权利 要求应涵盖本发明的范围内的任何和所有该修改、增强和其他实施例。 因此，在法律允许的最大程度上，本发明的范围由权利要求及其等效 物的最广泛的可允许的解释来确定，并且不应受前面的详细描述的约 束或限制。
权利要求
1.一种形成包括非易失性存储器单元的电子器件的工艺，包括在衬底上方形成电荷存储叠层；在所述电荷存储叠层上方形成控制栅电极；形成所述控制栅电极之后在所述衬底上方形成半导体层，其中，所述半导体层与所述控制栅电极隔开；以及在所述半导体层上方形成选择栅电极。
2. 如权利要求l所述的工艺，进一步包括在形成所述控制栅电极之后和在所述衬底上方形成所述半导体层之前形成绝缘隔层。
3. 如权利要求2所述的工艺，其中形成所述绝缘隔层包括在所述控制栅电极和所述衬底上方形成绝缘层；以及各向异性刻蚀所述绝缘层以形成所述绝缘隔层。
4. 如权利要求2所述的工艺，其中形成所述选择栅电极包括在所述控制栅电极、所述绝缘隔层和所述半导体层上方形成选择栅电极层；各向异性刻蚀所述选择栅电极层以形成侧壁隔层；以及移除部分所述侧壁隔层以形成所述选择栅电极。
5. 如权利要求l所述的工艺，其中形成所述半导体层包括在所述衬底上方选择性形成所述半导体层。
6. 如权利要求5所述的工艺，其中形成所述半导体层包括自所述衬底选择性外延生长所述半导体层。
7. 如权利要求l所述的工艺，其中形成所述电荷存储叠层包括在所述衬底上方形成第一栅介电层；以及在所述第一栅介电层上方形成不连续存储元件。
8. 如权利要求7所述的工艺，进一步包括在形成所述选择栅电极之前在所述半导体层上方形成第二栅介电层，其中，所述第二栅介电层薄于所述第一栅介电层。
9. 如权利要求7所述的工艺，其中形成所述半导体层包括形成包括与所述衬底相邻的第一表面和与所述第一表面相对的第二表面的所述半导体层，其中，所述第二表面位于第一高度；以及形成所述控制栅电极包括形成包括与所述衬底相邻的第三表面和与所述第三表面相对的第四表面的所述控制栅电极，其中，所述第三表面位于至少与所述第一高度一样高的第二高度。
10. 如权利要求9所述的工艺，其中，形成所述第一栅介电层包括形成包括与所述衬底相邻的第五表面和与所述第五表面相对的第六表面的所述第一栅介电层，其中，所述第六表面位于第三高度，其中，所述第一高度位于所述第二高度和所述第三高度之间。
11. 一种形成包括非易失性存储器单元的电子器件的工艺，包括在衬底上方形成第一栅介电层；在所述第一栅介电层上方形成不连续存储元件；在所述不连续存储元件上方形成控制栅电极；在形成所述控制栅电极之后，移除所述不连续存储元件的暴露部分；形成与所述控制栅电极相邻的绝缘隔层；在形成所述绝缘隔层之后，自所述衬底的暴露部分选择性生长半导体层；在所述半导体层上方形成第二栅介电层；以及在所述第二栅介电层上方形成选择栅电极，其中所述半导体层具有离所述衬底最远的第一表面，其中，所述第一表面位于第一高度；所述控制栅电极具有最接近所述衬底的第二表面，其中，所述第一表面位于第二高度；所述第一栅介电层具有离所述衬底最远的第三表面，其中，所述第三表面位于第三高度；并且所述第一高度位于所述第二高度和所述第三高度之间。
12. 如权利要求11所述的工艺，其中形成所述控制栅电极包括在所述不连续存储元件上方形成控制栅电极层；在所述控制栅电极层上方形成含氮层；在所述含氮层上方形成掩膜；图案化所述含氮层；以及图案化所述控制栅电极层，以形成所述控制栅电极；并且形成所述选择栅电极包括在所述控制栅电极、所述绝缘隔层和所述半导体层上方形成选择栅电极层；以及各向异性刻蚀所述选择栅电极层以形成所述选择栅电极，其中，在不使用掩膜的情况下执行各向异性刻蚀。
13. 如权利要求ll所述的工艺，其中，所述第一栅介电层厚于所述第二栅介电层。
14. 如权利要求13所述的工艺，其中，选择性生长半导体层包括外延生长所述半导体层。
15. —种包括非易失性存储器单元的电子器件，包括衬底，所述衬底包括第一部分和第二部分，其中所述第一部分中 的第一主表面位于低于所述第二部分中的第二主表面的高度；电荷存储叠层，所述电荷存储叠层位于所述第一部分上方，其中， 所述电荷存储叠层包括不连续存储元件；控制栅电极，所述控制栅电极位于所述第一部分上方；以及选择栅电极，所述空置栅电极位于所述第二部分上方，其中，所 述选择栅电极包括侧壁隔层。
16. 如权利要求15所述的电子器件，进一步包括位于所述控制栅 电极和所述选择栅电极之间的绝缘隔层。
17. 如权利要求15所述的电子器件，进一步包括 第一栅介电层，所述第一栅介电层位于所述控制栅电极和所述衬底的所述第一部分之间；以及第二栅介电层，所述第二栅介电层位于所述选择栅电极和所述衬 底的所述第二部分之间，其中，所述第二栅介电层薄于所述第一栅介 电层。
18. 如权利要求15所述的电子器件，进一步包括 第一源/漏区域，所述第一源/漏区域与所述控制栅电极相邻；以及 第二源/漏区域，所述第二源/漏区域与所述选择栅电极相邻。
19. 如权利要求15所述的电子器件，其中，所述不连续存储元件 基本上不位于所述控制栅电极和所述选择栅电极之间。
20. 如权利要求19所述的电子器件，其中，所述不连续存储元件 基本上不位于所述衬底的所述第二部分上方。
全文摘要
一种包括非易失性存储器单元的电子器件，可以包括衬底(10)，该衬底包括第一部分和第二部分，其中第一部分中的第一主表面(111)位于低于第二部分中的第二主表面(113)的高度。该电子器件还可以包括位于第一部分上方的电荷存储叠层(12)，其中该电荷存储叠层(12)包括不连续存储元件。该电子器件可以进一步包括位于第一部分上方的控制栅电极(24)和位于第二部分上方的选择栅电极(94)，其中该选择栅电极(94)包括侧壁隔层。在特定实施例中，一种工艺可用于形成电荷存储叠层(12)和控制栅电极(24)。在形成电荷存储叠层(12)之后可以形成半导体层(40)，并且形成控制栅电极(94)以实现具有处于不同高度的不同主表面的衬底。选择栅电极(94)可以在半导体层(40)上方形成。
文档编号H01L29/792GK101647122SQ200880007878
公开日2010年2月10日 申请日期2008年2月11日 优先权日2007年3月13日
发明者拉杰施·A·绕, 拉马钱德兰·穆拉利德哈 申请人:飞思卡尔半导体公司