电流限制元件、使用它的存储器装置及其制造方法

专利名称：电流限制元件、使用它的存储器装置及其制造方法
技术领域：
本发明涉及相对于施加电压具有双方向性的非线性的电压-电流特性、且低施加 电压下的电流(OFF电流)与高施加电压下的电流(ON电流)之比(ON/OFF比)较大的电 流限制元件、使用它的存储器装置及其制造方法。
背景技术：
近年来，小型、薄型的数字AV播放器、数字照相机等便携式数字设备向高功能化 发展，越来越需要大容量并且高速的存储器装置作为这些设备的存储器装置使用。为了响 应这样的需要，关注使用强电介质电容器、电阻变化层的存储器装置。 包括使用这样的电阻变化层的变阻元件的存储器装置，通常在电阻变化元件上串 联连接电流限制元件等，防止迂回电流造成写入干扰和相邻的存储器单元之间的串扰等， 由此进行可靠的存储动作。此时，作为电流限制元件的重要特性，谋求在电流限制元件两端 施加低电压时流过的OFF电流小、施加高电压时流过的0N电流大，即电流的0N/0FF比大的 特性。此外，因为电阻变化元件多由相对于不同极性的电压能够同样地进行电阻变化动作 的材料构成，所以希望与该电阻变化元件串联连接的电流限制元件相对于施加电压表现出 双方向性的非线性的电压-电流特性。因此，这样的特性对于需要正电压和负电压两者、且 进行双极性动作的存储器装置有效。即，作为这样的存储器装置，例如能够列举如下结构 的电阻变化型的存储器装置，其成为存储部的电阻变化膜在施加正电压时低电阻化、在施 加负电压时高电阻化，或者，电阻变化膜在施加正电压时高电阻化、在施加负电压时低电阻 化。 另一方面，这样的电阻变化型存储器装置，通常多将存储器单元形成为交叉点型 的阵列结构而制造(例如，参考专利文献1)。如果将具有专利文献1所示那样的双方向性 的非线性电压_电流特性的、例如MIM(Metal-Insulator-Metal :金属-绝缘体-金属)二 极管或MSM(Metal-Semiconductor-Metal :金属-半导体-金属)二极管与电阻变化膜串 联连接，构成存储器单元，就能够实现具有双方向性的非线性的电压-电流特性、进行双极 性(bipolar)动作的存储器装置。 此外，将电流的0N/0FF比较大的电流限制元件、例如PN结二极管或肖特基二极管 与电阻串联连接而作为存储器单元，还提案有具有单方向的非线性电压-电流特性、且电 流的0N/0FF比较大的交叉点型的存储器装置(例如，参照专利文献2)。
此外，作为用于得到适宜于所应用的电路或电子设备的电流限制元件的一般的方 法，尝试下述方法通过利用构成电流限制元件的势垒层和构成夹着该势垒层的电极层的 材料的功函数(work function)之差，形成金属_半导体结或金属_绝缘体结，得到期望 的非线性的电压-电流特性(例如，参照专利文献3)。 S卩，关于专利文献3的金属-绝缘 体-金属结的电流限制元件，势垒高度(以金属的能级为基准的势垒层的能级的高度)由 作为绝缘体的多结晶的化合物半导体的结晶晶界以及转移产生的费米能级束缚决定。因 此，通过改变该多结晶的化合物半导体的组成和掺杂，调整金属_绝缘体_金属结的势垒高度和形状。于是，提案有通过调整金属-绝缘体-金属结的势垒高度和形状，得到期望的
电流限制元件的非线性的电压-电流特性。 专利文献1 :日本特开2006-203098号公报 专利文献2 :日本特开2006-140489号公报 专利文献3 :日本特开平5-41551号公报 但是，在专利文献l所公开的存储器装置中，因为在存储器单元中流动的电流的 0N/0FF比小，所以相对于阵列结构的存储器单元整体，迂回电流多，存在不能增大S/N比， 不能增大阵列结构的规模的问题。此外，在专利文献2所示的存储器装置中，电流的0N/0FF 比虽然大，但是不具有双方向性的非线性的电压-电流特性，因此存在不能用于进行双极 性动作的电阻变化膜的问题。 此外，关于专利文献3所公开的电流限制元件，虽然公开了能够调整势垒高度和 形状，能够适用于相对于施加电压具有双方向性的非线性的电压_电流特性的电流限制元 件，但存在如下问题对于令0N/0FF比较大的具有双方向性的非线性的电压_电流特性的 电流限制元件的元件结构，没有任何说明和暗示。 根据电阻变化膜的不同，电阻变化需要高电流的情况很多。在这样的情况下，作为 双方向性的整流元件，优选势垒层的带隙小的MSM 二极管。

发明内容
本发明是为了解决上述问题而完成的，其目的在于提供一种相对于施加电压具有
双方向性的非线性的电压-电流特性，并且0N/0FF电流比大的电流限制元件，并且提供使
用这样的双方向性的电流限制元件构成存储器单元的进行双极性动作的存储器装置。此
外，本发明的目的还在于提供这样的电流限制元件和存储器装置的制造方法。 为了达到上述目的，本发明提供一种整流元件，其中，势垒层被第一电极层和第二
电极层夹着，上述势垒层包含元素A(A为氮、碳或氧)和硅，元素A相对于硅的组成比，在厚
度方向上的中央部，比上述第一电极层与上述势垒层的界面附近以及上述第二电极层与上
述势垒层的界面附近高，势垒高度，在厚度方向上的中央部，比上述第一电极层与上述势垒
层的电极界面附近以及上述第二电极层与上述势垒层的电极界面附近大。 通过采用上述结构，能够实现相对于施加电压具有双方向性的非线性的电压-电
流特性，并且0N/0FF电流比大的电流限制元件。 进一步，通过使用以硅为基础的材料，能够适用与半导体的微细化工艺(处理
process)亲和性好的量产工艺，能够以高集成化的生产率优异的工艺进行制作。 此外，中央部的势垒高度与电极界面附近的势垒高度之差，也可以为20meV以上。 通过采用上述结构，能够实现相对于施加电压具有双方向性的非线性的电压-电
流特性，并且0N/0FF电流比更大的电流限制元件。于是，作为与构成存储器装置的使用电
阻变化层的电阻变化元件例如串联连接应用的电流限制元件，能够实现最优的双方向性的
电流限制元件。 此外，中央部的势垒高度与电极界面附近的势垒高度之差，也可以为20meV以上 220meV以下。 通过采用上述结构，能够实现一种电流限制元件，该电流限制元件相对于施加电压具有双方向性的非线性的电压-电流特性，并且能够在将ON电流保持为规定的大小同时 令0N/0FF电流比更大。于是，作为与构成存储器装置的使用电阻变化层的电阻变化元件例 如串联连接适用的电流限制元件，能够实现最优的双方向性的电流限制元件。
此外，势垒层也可以由半导体或绝缘体材料形成。 此外，也可以采用如下结构在厚度方向上，氮、碳和氧元素中的至少一种元素组 成从电极界面附近至中央部连续变高。 通过采用上述结构，能够利用以硅为基础的材料，通过比较简单的工艺，实现0N/ OFF电流比大的双方向性的电流限制元件。 此外，也可以采用如下结构势垒层由包括氮、碳和氧元素中的至少一种的元素组 成不同的至少3层的多层的叠层结构构成，在叠层方向上，氮、碳和氧中的至少一种的元素 组成从电极界面附近至中央部呈台阶状地变高。 通过采用上述结构，能够利用以硅为基础的材料，通过比较简单的工艺，实现OFF 电流更小、0N/0FF电流比更大的双方向性的电流限制元件。 此外，中央部的氮的元素组成与电极界面附近的氮的元素组成的元素组成差也可 以为0. 03以上。 通过采用上述结构，能够实现相对于施加电压具有双方向性的非线性的电压-电 流特性，并且0N/0FF电流比更大的电流限制元件。于是，作为与构成存储器装置的使用电 阻变化层的电阻变化元件例如串联连接适用的电流限制元件，能够实现最优的双方向性的 电流限制元件。 此外，中央部的氮的元素组成与电极界面附近的氮的元素组成的元素组成差也可 以为O. 03以上O. 31以下。 通过采用上述结构，能够实现一种电流限制元件，该电流限制元件相对于施加电 压具有双方向性的非线性的电压_电流特性，并且能够在将0N电流保持为规定的大小同时 令0N/0FF电流比更大。于是，作为与构成存储器装置的使用电阻变化层的电阻变化元件例 如串联连接适用的电流限制元件，能够实现最优的双方向性的电流限制元件。
此外，本发明提供一种存储器装置，其包括存储元件，该存储元件包括形成于基 板上的下部电极、上部电极、以及被下部电极和上部电极夹着的电阻变化层；权利要求1 权利要求10中任一项所述的电流限制元件；以及层间绝缘层，其形成于上述基板上，并且 以覆盖上述存储元件和上述电流限制元件的方式形成，其中，上述电流限制元件也可以与 上述存储元件的上部或下部电串联连接而形成。 通过采用上述结构，0N/0FF电流比大的双方向性的电流限制元件与电阻变化元 件串联连接而形成存储器装置的存储器单元，因此，在交叉点型的存储器装置中，不会发生 由来自相邻的电路元件的迂回电流引起的写入干扰，不受到噪声或串扰的影响地稳定地动 作，能够实现这样高可靠性的存储器装置。 此外，本发明提供一种存储器装置，其包括存储元件，该存储元件包括形成于基 板上的下部电极、上部电极、以及被下部电极和上部电极夹着的电阻变化层；权利要求1 权利要求10中任一项所述的电流限制元件；以及层间绝缘层，其形成于上述基板上，并且 以覆盖上述存储元件和上述电流限制元件的方式形成，其中，下部电极在基板上形成为条 状，第二电极层形成为与下部电极交叉的条状，上述电流限制元件与上述存储元件的上部或下部电串联连接而形成，存储元件在下部电极与第二电极层交叉的交叉部形成有电阻变 化层和电流限制元件。 通过采用上述结构，ON/OFF电流比大的双方向性的电流限制元件与电阻变化元件 串联连接而形成存储器装置的存储器单元，因此，在交叉点型的存储器装置中，不会发生由 来自相邻的电路元件、存储器单元的迂回电流引起的写入干扰，且不受到噪声或串扰的影 响地稳定地动作，能够实现这样高可靠性的存储器装置。 此外，也可以采用如下结构电阻变化层在被施加正电压时低电阻化、在被施加负 电压时高电阻化，或者，在被施加正电压时高电阻化、在被施加负电压时低电阻化，由此进 行存储动作。 通过采用上述结构，能够实现使用正电压和负电压双方进行稳定的存储器动作的 存储器装置。 此外，也可以采用如下结构电阻变化层至少含有钽氧化物，该电阻变化层的电阻 值根据向下部电极和第二电极层之间施加的电信号可逆地变化。 通过采用上述结构，包括电阻变化层的存储器单元能够稳定地进行存储动作，因 此能够实现稳定的存储器装置。
此外，也可以采用如下结构电流限制元件根据向下部电极和第二电极层之间施
加的电信号，进行在双方向上限制低电压区域的电流(对电流进行整流)的动作。 通过采用上述结构，能够实现一种高可靠性的存储器装置，其能够进行双方向性
的动作，不会发生由来自相邻的电路元件、存储器单元的迂回电流引起写入干扰，并且不会 受到噪声、串扰的影B向，能够稳定地进行动作。 此外，本发明的电流限制元件的制造方法包括在第一电极层上形成势垒层的势 垒层形成工序；和在势垒层上形成第二电极层的工序，该电流限制元件的制造方法的特征 在于在势垒层形成工序中，通过使多种气体的气体分压变化，势垒层的势垒高度被形成 为，势垒层的厚度方向上的中央部的势垒高度比该势垒层与第一电极层和第二电极层的电 极界面附近的势垒高度大。 根据上述方法，能够制造相对于施加电压具有双方向性的非线性的电压-电流特 性，并且0N/0FF电流比大的电流限制元件。 此外，本发明的存储器装置的制造方法包括在基板上形成条状的下部电极层的 工序(a);在上述下部电极层和上述基板上形成第一层间绝缘层的工序(b);贯通上述下部 电极层上的上述第一层间绝缘层，设置露出上述下部电极层的接触孔的工序(c);将电阻 变化层埋入上述接触孔的工序(d);覆盖上述电阻变化层地在上述第一层间绝缘层上依次 形成第一电极层、势垒层、第二电极层，由此形成电流限制元件，使其与上述电阻变化层电 串联连接的工序(e);和形成与上述第二电极层电连接、且与上述下部电极层呈条状交叉 的上部电极层的工序(f)，上述电流限制元件的上述势垒层形成为，被上述第一 电极层和上 述第二电极层夹着的厚度方向的中央部的材料的元素组成、不同于上述势垒层与上述第一 电极层和上述第二电极层的电极界面附近的材料的元素组成，且上述中央部的材料的势垒 高度比上述电极界面附近的材料的势垒高度大。 根据上述方法，能够应用与半导体的微细化工艺亲和性好的量产工艺制造高可靠 性的存储器装置，该存储器装置能够进行双方向性的动作，不会发生由来自相邻的电路元件、存储器单元的迂回电流引起的写入干扰，并且不会受到噪声、串扰的影响，能够稳定地进行动作。 此外，还可以在工序(f)后，包括以覆盖第一层间绝缘层、势垒层、第二电极层、上部电极层的方式形成第二层间绝缘层的工序(g)。 根据上述方法，能够利用第二层间绝缘层保护在上表面露出的电极层，能够确保相邻的元件之间的绝缘。 此外，本发明的存储器装置的制造方法包括在基板上形成条状的第一电极层的
工序(a);在上述第一电极层上形成势垒层的工序(b);在上述基板上和上述势垒层上形成
第一层间绝缘膜的工序(C);设置贯通上述势垒层上的上述第一层间绝缘层而露出上述势
垒层的第一接触孔的工序(d);在上述第一接触孔上形成第二电极层的工序(e);在上述
第一层间绝缘层和第二电极层上形成第二层间绝缘层的工序(f);设置贯通上述第二电极
层上的上述第二层间绝缘层而露出上述第二电极层的第二接触孔的工序(g);将电阻变化
层埋入上述第二接触孔的工序(h);和覆盖上述电阻变化层地在上述第二层间绝缘层上形
成与上述第一电极层呈条状地交叉的上部电极的工序(i)，上述电流限制元件的上述势垒
层形成为，被上述第一电极层和上述第二电极层夹着的厚度方向的中央部的材料的元素组
成、不同于上述势垒层与上述第一电极层和上述第二电极层的电极界面附近的材料的元素
组成，且上述中央部的材料的势垒高度比上述电极界面附近的材料的势垒高度大。 根据上述方法，能够应用与半导体的微细化工艺亲和性好的量产工艺制造高可靠
性的存储器装置，该存储器装置能够进行双方向性的动作，不会发生由来自相邻的电路元
件、存储器单元的迂回电流引起的写入干扰，并且不会受到噪声、串扰的影响，能够稳定地
进行动作。 此外，还可以在工序(i)后，包括以覆盖上述第二层间绝缘层、上述上部电极的方式形成第三层间绝缘层的工序(j)。 根据上述方法，能够利用第三层间绝缘层保护在上表面露出的电极层，能够确保相邻的元件之间的绝缘。 此外，也可以采用如下方法，以使得中央部的材料的元素组成和电极界面附近的材料的元素组成不同的方式进行形成，以使得中央部的势垒高度与电极界面附近的势垒高度之差为20meV以上。 根据上述方法，能够制造连接有电流限制元件的存储器装置，该电流限制元件相对于施加电压具有双方向性的非线性的电压-电流特性，并且0N/0FF电流比更大。于是，能够制造包括使用电阻变化层的电阻变化元件、和例如作为串联连接应用的电流限制元件为最优的双方向性的电流限制元件。 此外，也可以采用如下方法，以使得中央部的材料的元素组成和电极界面附近的材料的元素组成不同的方式进行形成，以使得中央部的势垒高度与电极界面附近的势垒高度之差为20meV以上220meV以下。 根据上述方法，能够制造连接有电流限制元件的存储器装置，该电流限制元件相对于施加电压具有双方向性的非线性的电压_电流特性，并且在将ON电流保持为规定的大小的同时，0N/0FF电流比更大。于是，能够制造包括使用电阻变化层的电阻变化元件、和例如作为串联连接应用的电流限制元件为最优的双方向性的电流限制元件。
此外，也可以采用如下方法势垒层被形成为，厚度方向上的中央部的氮、碳和氧中的任一种的元素组成比电极界面附近的元素组成高。 根据上述方法，能够制造包括0N/0FF电流比大的双方向性的电流限制元件的存储器装置。 此外，也可以采用如下方法势垒层形成为包括氮、碳和氧元素中的任一种的元素组成不同的至少3层的多层的叠层结构，在叠层方向上，氮、碳和氧元素中的任一种的元素组成从电极界面附近至中央部呈台阶状地变高。 通过采用这样的方法，能够应用与半导体的细微化工艺亲和性好的量产工艺制作
一种高可靠性的存储器装置，该存储器装置没有由来自相邻的电路元件、存储器单元的迂
回电流引起的写入干扰，并且不会受到噪声、串扰的影响，稳定地进行动作。 本发明的上述目的、其他目的、特征和优点，参照附图，在以下的优选实施方式的
详细说明中能够更清楚。 发明的效果 因为在本发明的电流限制元件中，势垒层的中央部的势垒高度比电极界面附近的势垒高度大，所以能够实现相对于施加电压具有双方向性的非线性的电压-电流特性、且0N/0FF电流比大的电流限制元件。即，在为向电流限制元件施加低电压的OFF时，通过势垒层的中央部的势垒高度限制电流的流动，因此将OFF电流抑制的很小。另一方面，在为向电流限制元件施加高电压的ON时，因为势垒层的中央部的势垒高度被施加电压充分压下，所以实质上只是通过比中央部低的电极界面附近的势垒高度限制电流，因此流过大的ON电流。因此，能够实现施加电压从低电压变为高电压时的流过电流限制元件的0N/0FF电流比大的电流限制元件。 于是，关于由包括这样的电流限制元件的存储器单元构成的本发明的存储器装
置，能够实现没有由来自相邻的电路元件、存储器单元的迂回电流造成的写入干扰，并且不
会受到噪声、串扰的影响，能够稳定地进行动作的高可靠性的存储器装置。 此外，根据本发明的交叉点型的存储器装置的制造方法，能够应用与半导体的细
微化工艺具有亲和性的量产工艺制作一种高可靠性的存储器装置，该存储器装置能够进行
双方向性的动作，没有由来自相邻的电路元件、存储器单元的迂回电流引起的写入干扰，并
且不会受到噪声、串扰的影响，稳定地进行动作。因此，能够通过与不足100nm的工艺规则
为主体的微细化工艺具有亲和性的量产工艺进行制造。 此外，因为本发明的电流限制元件具有双方向性的非线性的电压-电流特性，能够进行0N/0FF电流比大的动作，所以能够在便携式信息设备、信息家电设备等电子设备等的各种设备、电路中不考虑电源的极性地使用，不会受到噪声、串扰的影响地稳定地进行动作，起到这样的效果。 此外，通过使用本发明的存储器装置，能够实现下述效果便携式信息设备、信息家电设备等电子设备能够进一步实现小型化、薄型化，具有高可靠性。


图1为本发明的第一实施方式的电流限制元件的概略截面图。 图2为表示本发明的第一实施方式的电流限制元件的势垒层的势垒高度的形状的图，(a)为表示没有在电极层间施加电压的状态的势垒高度的形状的图，(b)和(c)为在电极层间施加电压V的状态的势垒高度的形状的图。 图3为表示本发明的第一实施方式的电流限制元件的电流_电压特性的图。
图4为表示改变本发明的第一实施方式的电流限制元件的势垒层的中央部的凸状的厚度时的电流限制元件的电流-电压的特性的图，(a)为表示势垒层的势垒高度的形状的图，(b)为表示(a)的电流限制元件的电流-电压特性的图。 图5为表示改变本发明的第一实施方式的另一电流限制元件的势垒层的中央部的势垒高度时的电流限制元件的电流-电压特性的图，(a)为表示势垒层的势垒高度的形状的图，(b)为表示(a)的电流限制元件的电流-电压特性的图。 图6为表示本发明的第一实施方式的电流限制元件的ON电流和OFF电流的电流值的关系的图。 图7为表示SiNx形成过程中的N2流量比和势垒高度OB的关系的图。 图8为表示本发明的第一实施方式的电流限制元件的势垒高度的氮组成依存性
的关系的图。 图9为表示本发明的第一实施方式的电流限制元件的势垒层内的Si和N元素的组成分布(profile)与势垒高度的形状的示意图，(a)为表示SiNx势垒层的Si和N元素的组成分布的示意图，(b)为表示与(a)的组成分布对应的势垒高度的形状的示意图，(c)为表示3层结构的SiNx势垒层的Si和N元素的组成分布的示意图，(d)为表示与(c)的组成分布对应的势垒高度的形状的示意图。 图10为表示本发明的第一实施方式的另一电流限制元件的势垒层内的Si和N元
素的组成分布与势垒高度的形状的示意图，(a)为表示SiNx势垒层的Si和N元素的组成
分布的示意图，(b)为表示与(a)的组成分布对应的势垒高度的形状的示意图，(c)为表示
SiNx势垒层的N元素的组成分布中的元素组成的最大值未形成于势垒层的中央的情况的
示意图，(d)为表示与(c)的组成分布对应的势垒高度的形状的示意图。 图11为表示以AES分析并测定势垒层的N元素的元素组成分布的结果的图。 图12为本发明的第二实施方式的存储器装置的概略结构图，(a)为表示从半导体
芯片表面看存储器装置时的概略结构的示意图，(b)为在箭头方向看(a)的B-B线的截面
时的概略截面图，(c)为在箭头方向看(a)的C-C线的截面时的概略截面图。 图13为表示向本发明的第二实施方式的存储器装置的电阻变化元件施加电脉冲
时的电阻值的变化的图。 图14为表示2个不同的电阻值与信息"0"、"1"的关系的图。 图15为表示本发明的第二实施方式的电流限制元件的电流_电压特性的图。 图16为本发明的第二实施方式的交叉点型存储器装置的概略结构图。 图17为本发明的第二实施方式的交叉点型的存储器装置的概略结构图，(a)为在
箭头方向看图16的G-G线的截面时的概略截面图，(b)为在箭头方向看图16的H-H线的
截面时的概略截面图。 图18(a) (d)为表示本发明的第二实施方式的存储器装置的制造方法(前半的工艺流程)的概略截面图。 图19(a) (d)为表示本发明的第二实施方式的存储器装置的制造方法(后半的工艺流程)的概略截面图。 图20为表示本发明的第三实施方式的存储器装置的结构的框图。 图21为本发明的第四实施方式的存储器装置的概略结构图，(a)为表示从半导体
芯片表面看时的存储器装置的概略结构的示意图，(b)为在箭头方向看(a)的B-B线的截
面时的概略截面图，(c)为在箭头方向看(a)的C-C线的截面时的概略截面图。 图22(a) (d)为表示本发明的第四实施方式的存储器装置的制造方法(前半的
工艺流程)的概略截面图。 图23(a) (c)为表示本发明的第四实施方式的存储器装置的制造方法(后半的工艺流程)的概略截面图。 图24为表示本发明的第五实施方式的存储器装置的结构的框图。 符号的说明 10、18、50、70电流限制元件 11、11a、llb、llc、28势垒层 12、27第一电极层 13、29(29a、29b、29c、29d、29e、29f、29g、29h)第二电极层 14中央部 15、16电流 17电极界面 20 、 40 、 60 、 200 、 250存储器装置 21、41半导体芯片表面 22、100基板 23(23a、23b、23c、23d、23e、23f、23g、23h)下部电极 24电阻变化层 25上部电极 26、 51 、71电阻变化元件 31第一层间绝缘膜(元件用层间绝缘层) 34接触孔 36SiN膜 37A1电极层 38第二层间绝缘膜 39、52、63、72存储元件(存储器单元memory cell) 42元件用层间绝缘层 43凹部 47金属配线层 61下部层间绝缘膜 62下部接触孔 201、251存储器主体部 202、252存储器阵列 203行选择电路/驱动器
204列选择电路/驱动器 205写入电路 206读出放大器 207数据输入输出电路 208地址输入电路 209控制电路
具体实施例方式
以下，参照附图，说明本发明的实施方式的电流限制元件和使用它的存储器装置 及它们的制造方法。其中，对于附图中标注相同符号的部分，存在省略说明的情况。
(第一实施方式) 图1为本发明的第一实施方式的电流限制元件10 (相对于正负任一种电压表现非 线性的"在电压的绝对值低的区域(低电压区域)电阻值大、在电压的绝对值高的区域(高 电压区域)电阻值小"电流特性的元件、双方向型的整流元件)的概略截面图。图2为表示 被电极层12、13夹着的势垒层11的势垒高度的形状的图。图2(a)为表示未向第一电极层 12和第二电极层13之间施加电压的状态的势垒层11的势垒高度的形状的图，图2(b)和 (c)为表示在第一电极层12和第二电极层13之间施加电压V的状态的势垒层11的势垒高 度的形状的图。 如图1所示，本实施方式的电流限制元件IO，在基板100上，配置有势垒层11被 第一电极层12和第二电极层13夹着的结构。在这样的电流限制元件10中，如图2(a)所 示，势垒层11形成为，被第一电极层12和第二电极层13夹着的厚度方向的中央部14的势 垒高度①A比第一电极层12和第二电极层13的电极界面17附近的势垒高度①B大。其 中，如图l所示，势垒层11由势垒层11a、llb、llc的三层结构构成。虽然详细情况在后面 叙述，但是在此，为了说明，举例表示势垒层lla、 llb、 llc例如由作为包含氮的硅的SiNx2、 SiNXl、 SiNxJ其中，令Xl < X2)的三层结构的SiN层形成，势垒高度的形状呈台阶状地变 化，中央部14变高。 接着，使用图2对本实施方式的电流限制元件的基本动作进行示意性的说明。如 图2(a)和(b)所示，在电流限制元件10的第一电极层12和第二电极层13之间的施加电 压为0或小的低电压状态下，由于比势垒高度①B大的势垒高度①A，使得流过电流限制元 件的电流被阻止，因此作为0FF电流的电流15非常少。S卩，如图2(a)所示，在施加电压为O 偏置电压附近时，作为产生电流15的载流子的电子受到①A的势垒高度的影响，如图2(b) 所示，当向势垒层11施加施加电压V时，电子感受到的势垒高度根据施加电压V的大小从 ①A变化为①B。在图2(b)中表示O偏置电压时的势垒层lla与势垒层llb或势垒层llc 的势垒高度为AE，但是在势垒层11被以施加电压V施加偏置时的电子感受到的势垒高度， 变化为①A与①B之间的值即①A+AE1。因此，流过电流限制元件的作为ON电流的电流 16与施加电压V的大小增加的情况对应地急剧地增大并流动。 图2(c)表示在电流限制元件10的第一电极层12和第二电极层13之间施加更高 的施加电压V时的状态，第二电极层13的电子的势能降低施加电压V。表示由此使得3层 结构的势垒层11的势垒高度也在右边下降。因此，电子感受到的势垒高度成为第一电极层12和势垒层11的电极界面17附近的势垒高度①B。 如以上所说明的那样，作为OFF电流的电流15由于势垒层11而被势垒高度 OA(OA>①B)限制，作为0N电流的电流16由于势垒层ll而被比①A小的①B限制，因 此能够实现OFF电流小且ON电流大的电流限制元件10。 g卩，由于施加电压V而导致的势垒层11的势垒高度右下降，即使势垒层11如本实 施方式那样是3层结构、或由与该3层的合计为相同宽度且势垒高度为①B的一层形成的 通常的势垒层也同样，因此这样的两个结构的ON电流的大小不变。但是，在施加电压为0 或0偏压附近的情况下，中央部14的势垒层11a的势垒高度①A可靠地阻止超过势垒高度 ①B的电子，因此电流15的大小，与具有通常的势垒层的电流限制元件相比，能够使得在本 实施方式的电流限制元件10中非常小。因此，本实施方式的电流限制元件10能够增大0N/ OFF电流比。 此外，如图2(a)所示，第一电极层12与势垒层11的电极界面17附近的势垒高度、 和第二电极层13与势垒层11的电极界面17附近的势垒高度均为①B，由被第一电极层12 和第二电极层13夹着的3层结构构成的势垒层ll(llc、lla、llb)具有左右对称的结构。由 此，即使在使向第一电极层12和第二电极层13之间施加的施加电压V反转的情况下，也只 是电流15、16的方向反转。如上述说明的那样，作为电流15，流过相同的0FF电流，作为电 流16，流过相同的0N电流，因此能够实现显现大的0N/0FF电流比的电流限制元件10。
因此，根据这样的结构，能够实现相对于施加电压V具有双方向性的非线性的电 压_电流特性，并且0N/0FF电流比大的电流限制元件10。 接着，对本实施方式的电流限制元件的电流_电压特性进行更详细的说明。
图3是表示电流限制元件的电流_电压特性的图。表示图2所示的电流限制元件 10的势垒层11的势垒层的势垒高度①A、①B以及势垒高度的形状不同的3个电流限制元 件(A) 、 (B) 、 (C)的各自的电流-电压(I-V)特性a 、 13 、 Y 。其中，电流I以Logl表示。 其中，纵轴的电流表示0N电流或OFF电流的电流值，横轴的电压表示向电流限制元件的势 垒层施加的施加电压的大小。 在图3中，电流-电压特性Y表示，在势垒高度为①A且势垒层内的势垒高度是 为①A的一定的平坦形状的电流限制元件的非线性的电压_电流特性。此外，电流_电压 特性13表示，电流限制元件的两电极层与势垒层的电极界面17附近的势垒高度为比①A 小的①B、且势垒层11的厚度方向的中央部14的势垒高度为①A而形成的势垒高度的形状 为凸状的台阶状的电流限制元件的非线性的电压-电流特性。此外，电流-电压特性a表 示，势垒高度为①B、且势垒层内的势垒高度是为①B的一定的平坦的形状的电流限制元件 的非线性电压-电流特性。在此，势垒高度①A〉①B，势垒层的宽度全部相同地形成为L。
如图3所示，可知，电流限制元件(C)因为势垒高度OA高所以表现电流-电压特 性Y，即，电压V小时的0FF电流以及大时的0N电流均显示低的值。另一方面，电流限制元 件(A)因为势垒高度①B比①A低所以显现电流-电压特性a ， g卩，OFF电流和ON电流均 显示高的值。 但是，如图3所示，电流限制元件(B)在电压V较低时，利用势垒高度①A能够可 靠地阻止流动的电流I，显现与电流_电压特性a的电流限制元件(C)接近的小的OFF电 流。在电压V高时，如图2 (c)所示，中央部14的势垒高度由于施加电压V而变得比电极界面17附近的势垒高度①B低，因此由势垒高度①B决定流过的电流I。由此，电流限制元 件(B)在电压V高时，流动与电流限制元件(A)的电流-电压特性a所示的ON电流接近 的值的大电流I。但是，为了这样实现大的ON电流和小的OFF电流，选择构成图2所示的电 流限制元件10的势垒层11的层的材料和组成很重要。此外，在选择构成势垒层11的层的 材料和组成时，也必须考虑电流限制元件10动作时的电压V。 因此，如果考虑电压V，选择构成势垒层11的层的材料和组成，就能够作为图2的 电流限制元件10，实现显示图3所示的ON/OFF电流比大的电流_电压特性13的在本实施 方式中说明的电流限制元件(B)。 图4和图5是表示改变本实施方式的电流限制元件10、18的势垒层11的中央部 14的凸状的厚度时的电流限制元件10、18的电流-电压特性的图。其中，纵轴表示电流密 度、横轴表示施加电压。 图4(a)和图5(a)示意性地表示电流限制元件10、 18的结构，表示图2所示的中 央部的势垒层11a的势垒高度不同的2个例子。S卩，在图4(a)中，势垒高度为0. 5eV，在图 5(a)中势垒高度为0. 33eV+AE。在此，AE = 0 300meV。此外，图4(a)所示的电极界面 17附近的势垒高度为0. 33eV，中央部14的势垒层lla的势垒高度为0. 5eV，势垒层11的厚 度为10nm，势垒层lla的厚度为n。图4(b)表示图4(a)的电流限制元件10的势垒层lla 的厚度n为0nm、2nm、4nm和10nm时的电流限制元件10的电流-电压特性。势垒层lla的 厚度n为0nm、2nm、4nm的OFF电流显现按照0nm、2nm、4nm的顺序减小的电流值，表示随着 势垒层lla的厚度增加OFF电流被有效的阻止。由此，表示在向势垒层11施加0或0附近 的低的施加电压的情况下，由于势垒层lla的厚度增加，电子感受到的实际有效的势垒高 度增大，实际上电阻增大。 另一方面，施加电压大时的ON电流，在势垒层lla的厚度n为0nm、2nm、4nm的范 围内为几乎相同的电流值。由此，表示当向电流限制元件10施加大的施加电压V时，势垒 层lla的势垒高度与电极界面17附近的势垒高度相同或更低。势垒层lla的厚度n为Onm 的势垒层11表示势垒层高度0. 33eV的平坦的势垒高度的电流限制元件IO，势垒层lla的 厚度n为lOnm的势垒层11表示势垒层高度0. 5eV的平坦的势垒高度的电流限制元件10。 势垒层1 la的厚度n为2nm或4nm的电流限制元件10的由图4 (b)所示的电流-电压特性， 与本实施方式的电流限制元件10的电流-电压特性几乎相同。即，此时电流限制元件10 是，OFF电流为与n = lOnm的电流值接近的最小值，ON电流为与n = Onm的电流值同等的 最大的值。由此，通过上述结构，能够实现相对施加电压具有双方向性的非线性的电压-电 流特性，并且ON/OFF电流比大的电流限制元件10。 此外，作为与图4(a)不同的一例，图5(a)表示电极界面17附近的势垒高度为 0. 33eV、中央部的势垒层lla的势垒高度为0. 33eV+AE、势垒层11的厚度为10nm、势垒层 lla的厚度为4nm的电流限制元件18。图5 (b)表示图5(a)的电流限制元件18的势垒层 lla的AE在O 300meV范围内，以20meV幅度(st印)变化时的电流限制元件18的电 流-电压特性。施加电压为0时的OFF电流，显示随着势垒层lla的AE从0meV至300meV 以20meV的幅度变大，电流值逐渐变小的情况，并显示通过增加势垒层lla的AE，OFF电流 被有效地阻止的情况。由此，通过采用势垒层11的中央部的势垒高度与电极界面17附近 的势垒高度的差即AE为20meV以上的结构，与AE = OmeV的情况相比能够大幅减小OFF电流。 另一方面，如图5(b)所示，施加电压大时(约1.3V以上)的ON电流在势垒层lla 的AE为从0到220meV之间的范围内为几乎相同的电流值，当A E超过220meV时，ON电流 开始减少，直到300meV为止逐步减少。根据该图5(b)所示的结果，通过采用势垒层11的 中央部的势垒高度与电极界面17附近的势垒高度的差AE为20meV以上220meV以下的结 构，能够实现相对于施加电压具有双方向性的非线性的电压_电流特性，并且将ON电流保 持为规定的大小，ON/OFF电流比更大的电流限制元件。 图6表示针对本实施方式的电流限制元件18在2V下的ON电流I。n相对于IV下 的OFF电流I。ff的关系，使A E在0 300meV的范围内以20meV幅度变化的情况。在图6 中，倾斜的直线表示ON电流1。n相对于OFF电流I。ff的比，即ON/OFF电流比I。n/I。ff。根据 图6可知，当使A E从OmeV增加到220meV时，仅OFF电流I。ff减少，ON电流I。n保持为几 乎一定的值。此时，同时，ON/OFF电流比1。乂I。ff也减少。于是可知，在AE超过220meV增 加到300meV时，ON/OFF电流比I。n/I。ff大致一定，OFF电流I。ff和ON电流I。n同时减少。
因此，形成电流限制元件10的结构，使得图2(a)所示的中央部14的势垒高度OA 与电极界面17附近的势垒高度OB的差(①A-①B)为20meV以上220meV以下。利用这样 的结构，能够实现ON电流与现有的电流限制元件同样大，并且以上所说明的ON/OFF电流比 现有技术更大的电流限制元件。即，当势垒高度之差(①A-①B)过大时，使ON电流流动的 施加电压变大，当势垒高度之差(①A-①B)过小时，会降低令OFF电流为最小的效果，因此 势垒高度之差(①A-①B)具有适当的范围。通过采用上述结构，能够实现具有相对于施加 电压为双方向性的非线性的电压_电流特性，且ON/OFF电流比更大的电流限制元件。
此外，电流限制元件10的势垒层ll，优选由半导体或绝缘体的材料形成。而且，势 垒层11优选包括含有氮的硅、含有碳的硅和含有氧的硅中的至少一层。
利用这样的结构，能够利用以硅为基础的材料构成并实现相对于施加电压具有双 方向性的非线性的电压-电流特性，并且ON/OFF电流比大的电流限制元件。而且，通过使 用以硅为基础的材料，能够适用与半导体的细微化工艺亲和性更好的量产工艺，能够通过 高集成化的生产率高的工艺进行制造。 接着，对上述说明的势垒层利用以硅为基础的材料形成的方法的一个例子进行说 明。图7表示作为含有例如氮的硅的层的SiNx层形成过程中的N2流量比与势垒高度①B 的关系。在图7中，横轴表示N2气体相对于Ar气体的混入比率，纵轴表示所形成的SiNx与 夹着该SiNx层的电流限制元件的电极层的电极界面附近的势垒高度。
在此，SiNx层，例如使用以硅为靶与N2气体反应从而形成SiNx层的反应性溅射法 而形成。在此，在反应性溅射法的处理中使用的基础气体使用Ar，因此整体的气体流量由 Ar流量和N2流量的和大致决定。此外，作为电流限制元件的电极层的电极材料，例如使用 Pt。 如图7所示可知在电极材料为Pt的情况下，相对于N2气体的与整体气体流量 (Ar流量+N2流量)的混合比率的增加，势垒高度几乎呈直线地增加。这表示如果SiNx层 的N的元素组成(N的组成比，即当令Si原子的量为1时，N原子的量相对于Si原子的量 的比例，SiNx中x的值，以下相同)增加，则势垒高度OB也增加。 利用这样的SiNx层形成的制造条件，例如形成图2(a)的势垒层11中的势垒层11a时，相对于整体的气体流量增加^气体的流量，形成大的势垒高度①A，形成势垒层 11b、llc时，相对于整体的气体流量减少^气体的流量，形成比①A小一定量的势垒高度 ①B。由此，能够形成图2(a)所示的电流限制元件10的势垒层11。 图8表示在这样制作的SiNx/Pt电极界面生成的势垒高度的氮组成依存性的关 系。可知势垒高度与SiNx的氮组成存在比例关系。因此可知，为了使利用图6说明过的AE 为20meV以上，根据图8所示的关系，相对于Si形成X = 0. 03的SiNx层即可，为了使AE 为220meV以下，形成X = 0. 31的SiNx层即可。S卩，如果构成势垒层的中央部的氮的元素 组成和电极界面附近的氮元素的元素组成差为0.03以上的含有氮的硅层，就能够使得AE 在20meV以上，能够有效地减少OFF电流。而且，如果构成势垒层的中央部的氮的元素组成 和电极界面附近的氮元素的元素组成差在0.03以上0.31以下的含有氮的硅层，则AE成 为20meV以上220meV以下。因此，能够实现ON电流与现有技术的电流限制元件同样大，并 且以上说明的ON/OFF电流比比现有技术的更大的双方向性的电流限制元件。
图9为示意性地表示电流限制元件10的势垒层11内的硅(以下，记为Si)和氮 (以下，记为N)元素的组成分布、以及与该组成分布对应的SiN层的能量的势垒高度的形状 的图。即，图9(a)为表示由SiN层构成的势垒层11的Si和N元素的组成分布的示意图， Si元素在势垒层11内表现均匀的组成分布，N元素表现从电极界面17附近到中央部14连 续变高的组成分布。图9(b)为示意性地表示与势垒层11内的Si和N元素的组成分布对 应的SiN层的势垒高度的形状的图。图9(b)示意性地表示势垒层11内的势垒高度在电极 界面17附近为①B较小、在中央部14处①A连续变大的势垒高度的形状。
图9(c)为表示由SiNx「SiNx2-SiNxJ其中，Xl < X2)的三层结构的SiNx层构成 的势垒层11的Si和N元素的组成分布的示意图。如图9(c)所示，Si元素在势垒层11内 显示均匀的组成分布，N元素显示在电极界面17附近低、在中央部14高的台阶式的结构的 组成分布，为这样的势垒层11。图9(d)是表示与势垒层11内的N元素的组成分布对应的 势垒高度①A、①B以及势垒高度的形状的示意图。图9(d)表示势垒层11内的势垒高度在 电极层的界面附近小、在中央部变大的呈台阶状地变化的势垒高度的形状。
如图9示例的那样，本实施方式的势垒层11也可以采用如下结构具有在叠层方 向上，中央部14的氮(N)、碳(C)和氧(以下，记为0)中的至少一种元素组成比电极界面17 附近的元素组成高的组成分布。因此，组成分布也可以在叠层方向上，N、C和0元素中的至 少一种元素组成从电极界面17的附近到中央部14连续变高。此外，也可以采用如下结构 势垒层11由包括N、 C或O的元素中的至少一种的元素组成不同的至少三层的多层结构构 成，组成分布为，在叠层方向上N、 C和0中的至少一种的元素组成从电极界面17附近到中 央部14呈台阶状地变高。 利用这样的结构，能够实现利用以硅为基础的材料构成一种电流限制元件，该电 流限制元件相对于施加电压具有双方向性的非线性的电压-电流特性，并且ON/OFF电流比 大。如在图2中说明的那样，在施加电压低的情况下，由于势垒高度在中央部14高，因此能 够有效地阻止OFF电流，使OFF电流变小。 图10与图9同样地示意性地表示电流限制元件10的势垒层11内的Si和N元素 的组成分布，以及与该组成分布对应的SiN层的能量的势垒高度的形状。S卩，图10(a)和(c) 为表示由SiN层构成的势垒层11的Si和N元素的组成分布的示意图，图10(b)和(d)为示意性地表示与图10(a)和(c)所示的势垒层ll内的Si和N元素的组成分布对应的SiN 层的势垒高度的形状的图。 图10(a)和(b)表示N元素的组成分布与图9(a)和(b)相比，不是直线变化、而 是呈2次函数的曲线地变化的情况。此外，图10(c)和(d)表示N元素的元素组成的峰形 成于从势垒层11的中心偏移的位置的情况。 图11表示利用AES对图9和图10中构成的势垒层中的、作为一例由图10(c)所 示的势垒层的N元素的元素组成分布进行分析、测定而得的结果。横轴表示溅射时间，表示 与以AES分析的样品的表面相距的厚度。S卩，图中记载的电极层、势垒层的位置与各个层的 位置对应。纵轴以任意强度表示被分析的元素的强度。由图ll可知，与由图10(c)示意 性地表示的N元素的元素组成相同的变化，作为表示势垒层内的N的强度变化被观察到。 此外，作为该分析方法，不仅有基于本实施方式使用的AES的分析，使用SIMS、 TEM-EDX和 TEM-EELS等进行分析也能够得到相同的结果。 此外，本实施方式以N元素为例进行说明，但也可以代替N，使用C或0元素形成势 垒层，作为势垒层的材料，也可以使用SiC或SiO。 S卩，优选含有元素A(A为氮、碳或氧)和 硅，元素A相对于硅的组成比在厚度方向上的中央部比电极与势垒层的界面附近高，厚度 方向上的中央部的势垒高度(以金属的能级为基准的势垒层的能级的高度)也比与上述第 一电极层、上述第二电极层的电极界面附近的势垒高度大。 具体来说，也可以是由例如SiCxrSiCx厂SiCXi(其中，Xl <X2)的三层结构的SiCx
层构成的势垒层。或者，也可以是由Si0x「Si0x厂Si(bq(其中，XKX2)的三层结构的SiOx
层构成的势垒层。也可以是如下势垒层Si元素表现在势垒层内均匀的组成分布，C元素或
0元素表现在电极界面附近低、在中央部高的台阶式结构的组成分布。此时，与势垒层内的
C元素或0元素的组成分布对应，势垒高度也在电极界面附近变低、在中央部变高。 在此，伴随着SiCx中的C元素组成的上升，势垒高度变高，这在Morimoto， A. et
al. ， 1982， Journal of Applied Physics, vol. 53， pp. 7299-7305的图1中有公开。此外，
伴随着Si0x中的0元素组成的上升，势垒高度变高，这在Bacioglu，A. et al. ，2005， Solar
Energy Materials &Solar Cells, vol. 89， pp. 49-59的图4中有公开。 此外，在此，对3层结构的元素组成分布进行了说明，但不限于3层，也可以形成具
有4层以上的层结构的势垒层。 根据电阻变化膜的不同，电阻变化需要大的电流的情况很多。在这种情况下，作为 双方向性的整流元件，优选势垒层的带隙小的MSM 二极管。通过将SiNx、SiCx、Si0x作为势 垒层、以金属电极夹着它，能够构成MSM 二极管。这样的结构，在利用需要大的电流的电阻 变化型元件构成存储器装置的情况下特别适宜使用。
(第二实施方式) 图12表示本发明的第二实施方式的存储器装置20的概略结构图。图12(a)表示 从半导体芯片表面21看时的存储器装置20的概略结构的示意图。图12(b)为在箭头方向 看图12(a)的B-B线的截面时的概略截面图，图12(c)为在箭头方向看图12 (a)的C_C线 的界面时的概略截面图。 在图12(a)的存储器装置20中，在下部电极23之上在叠层方向上配置有电阻变 化层24，在其上部配置有在第一实施方式中说明过的ON/OFF电流比大的电流限制元件10。
此外，图12 (b)和(c)所示的存储器装置20包括存储元件39，该存储元件39包括 在基板22上形成的下部电极23、上部电极25、以及被下部电极23和上部电极25夹着的电 阻变化层24。此外，在存储器装置由多个存储元件构成的情况下，该存储元件39为存储器 单元。而且，存储元件39电串联连接电阻变化层24和配置于该电阻变化层24的上部或下 部的第一实施方式所示的电流限制元件10而形成，其中，该电阻变化层24被下部电极23 和第二电极层29夹着。在此，如图12(b)和(c)所示，在电阻变化层24的上部配置连接电 流限制元件IO，其上部由第二层间绝缘膜38覆盖。 在本实施方式中，存储元件39构成为在基板22上形成有电阻变化元件26和电流 限制元件10，在该电阻变化元件26中，由金属氧化物材料形成的电阻变化层24被上部电极 25和下部电极23夹着，该电流限制元件10与该电阻变化元件26连接，且在该电流限制元 件10中，在第一实施方式中说明过的SiNx「SiNx厂SiNxJ其中，Xl < X2)的三层结构的势 垒层28被下部的第一电极层27和上部的第二电极层29夹着。在本实施方式中，上部电极 25和第一电极层27如图12(b)和(c)所示，由同一电极构成。 在图12所示的存储元件39的结构中，电阻变化层24埋入0. 1 y m左右的直径的 接触孔34中，配置于下部电极23上。该接触孔34贯通覆盖下部电极23、形成在下部电极 23上的第一层间绝缘膜31而形成。进一步，电阻变化元件26的上部电极25埋入接触孔 34的电阻变化层24之上。 根据这样的结构，因为电阻变化层埋入接触孔，所以与相邻的存储元件电分离，能 够无串扰地稳定地反复进行电阻变化。进一步，能够在电阻变化层上自匹配地电分离并形 成电流限制元件，实现高集成化的没有串扰的存储元件。
接着，根据图12的结构，说明存储元件39的动作。 图13表示向以图12(b)和(c)所示的概略截面图的结构制造的存储元件39的电 阻变化元件26施加电脉冲时的电阻值的变化。其中，因为在刚形成电阻变化元件26后的 测定开始初期电阻变化元件26的电阻值紊乱(参差不齐)，所以表示电阻变化元件26的电 阻值变得大致稳定的动作后的电阻值。 当向存储元件39的电阻变化元件26的下部电极23和电流限制元件10的第二电 极层29之间交替施加脉冲宽度为100nsec的极性不同的两种电脉冲时，两电极间夹着的电 阻元件26的电阻值如图13所示变化。S卩，如图13所示，施加负电压(例如，电压E1、脉冲 宽度100nsec)脉冲时电阻值减少，表示2. 5 X 103 Q的低电阻值Ra，施加正电压脉冲(例 如，电压E2、脉冲宽度100nsec)时，电阻值增加，表示1. 1 X 104 Q的高电阻值Rb。在此，为 了使电阻值变化，向必须的电阻变化元件26分压施加的负电压为-2. 7V、正电压为+3. 7V， 施加电压脉冲而进行稳定的电阻值的改写。 此外，如图13所示，在两个不同的电阻值Ra和Rb中，令电阻变化元件26的电阻 值中的一个为信息"0"，另一个为信息"1"，电阻值为任一个，能够读取不同的信息"0"或 "1"。在图13中，将较大的电阻值Rb分配给信息"O"，将较小的电阻值Ra分配给信息"l"。 如图13所示，如果在电阻变化元件26的电阻值为Rb时施加负电压脉冲，则记录电阻值Ra， 电阻元件26的信息被从"0"改写成"1"。此外，同样，如果在电阻变化元件26的电阻值为 Ra时施加正电压脉冲，则记录电阻值Rb，电阻变化元件26的信息被从"l"改写成"0"。
在读取该信息时，施加与使电阻元件26的电阻值变化时施加的电脉冲相比振幅更小的再现电压E3，读取与图14所示的电阻值对应的输出电流值。因为该输出电流值Ia 或Ib的值与电阻值Ra或Rb对应，所以如图14所示，信息"0"或信息"1"被读取。如此， 存储元件39进行动作。 但是，构成这样动作的存储元件39的一部分的电流限制元件IO，是与第一实施方 式所示的电流限制元件为相同结构的电流限制元件。在此，使用图12(b)和(c)所示的势 垒层28的结构为SiNXl-SiNx2-SiNXl(其中，XI < X2)的三层结构的电流限制元件10为例 进行说明。通过将电流限制元件IO形成为这样的结构，能够形成势垒高度的形状为台阶形 的凸形状，0N/0FF电流比大，并且具有双方向性的非线性的电压-电流特性的电流限制元 件10。其结果是，存储元件39作为能够进行双方向性的存储器动作、且0N电流和0N/0FF 电流比较大的存储器单元进行动作。 图15为示意地表示电流限制元件10的电流-电压特性(I-V特性)的图。在图 15中，正电压脉冲比VH小、或者负电压脉冲比VL小(就绝对值而言)的电阻变化元件26 的电阻值为高电阻值Rb ，此外，当正电压脉冲比VH大、或负电压脉冲比VL大(就绝对值而 言)时电阻变化元件26的电阻值为低电阻值Ra。通过读取电阻值而读出信息的再现电压 E3，以图15的VH和VL之间的大小被施加。 从图15的电流限制元件的I-V特性可知当向电流限制元件施加正负均较大的电 压时，电流限制元件为低电阻，当施加不超过VH、 VL的小的电压时电压限制元件为高电阻。 利用该特性，本实施方式的存储元件39，以电阻变化元件26和电流限制元件10串联连接的 结构施加电压，在再现电压E3被施加的情况下，电流限制元件为高电阻，因此再现电压E3 向电流限制元件较多地分压而被施加。另一方面，在施加大的正电压E2、负电压E1的情况 下，电流限制元件为低电阻，因此正电压E2、负电压El向电阻变化元件26较多地被分压。 因此，通过将适当大小的电压施加到存储元件上，能够进行电阻值的改写。此外，当向存储 元件施加读取电阻值时的再现电压E3，即使噪声等重叠在再现电压E3上也不会错误地改 写电阻值，能够安全地读取电阻值。 本实施方式的存储元件，因为电流限制元件与电阻变化元件串联连接，所以能够
防止写入干扰。此外，电阻变化元件和电流限制元件串联连接的存储元件，在不进行数据 的读取和写入时不向电流限制元件施加电压，因此为高电阻的状态，与仅由电阻变化元件
构成的存储元件相比，能够进一步保护电阻变化元件不受电噪声、串扰等的影响。进一步， 在进行数据的写入时，因为施加通过电流限制元件稳定地降压而得的稳定的大小的施加电 压，所以即使向电阻变化元件施加的电压大，也能够更可靠地防止错误的改写。能够实现高 可靠性的存储元件。 图16和图17是表示交叉点型存储器装置40的结构的图，表示从半导体芯片的表 面41看时的概略结构图。在图16中，存储器装置40以与图12(b)和(c)的存储元件39 为相同结构的单元为存储器单元F，配置为交叉点型。S卩，在图16中，基板(未图示)上的 下部电极23、以及与该下部电极23在此呈直角地交叉的条状的第二电极层29，夹着电阻变 化元件26和电流限制元件10。根据这样的结构，不仅能够防止写入干扰，还能够以大的电 流驱动能力进行驱动，能够实现包括一种电流限制元件的存储器单元F，该电流限制元件相 对于施加电压具有双方向性的非线性的电压-电流特性，并且0N/0FF电流比大。
在此，例如，表示有8根下部电极23(23a、23b、23c、23d、23e、23f、23g、23h)和8根第二电极层29(29a、29b、29c、29d、29e、29f、29g、29h)。在它们交叉的位置下部电极23和第 二电极层29夹着电阻变化元件26和电流限制元件10而配置，构成存储器单元F，作为整 体，构成有多个矩阵状的存储器单元F。 S卩，存储器单元F的电阻变化膜(未图示)被条状 的下部电极23和条状的第二电极层29夹着，下部电极23与第二电极层29交叉。
图17(a)表示在箭头方向看图16所示的存储器装置40的G-G线的截面时的概略 截面图。图17(b)同样地表示在箭头方向看图16所示的存储器装置40的H-H线的截面时 的概略截面图。此外，在由图17(a)所示的虚线包围的区域中，表示由与图12(b)和(c)所 示的存储元件39同样的结构构成的存储器装置40的存储器单元F。在图17(a)和(b)中， 该存储器单元F并排8个。 如图16、图17(a)和(b)所示，本实施方式的交叉点型的存储器装置40包括存储 器单元F，该存储器单元F包括在基板22上形成的下部电极23、上部电极25、以及被下部 电极23和上部电极25夹着的电阻变化层24。下部电极23在基板22上形成为条状，第二 电极层29隔着在包括下部电极23的基板22上形成的元件用层间绝缘层42形成为与下部 电极23相对交叉的条状。存储器装置40为如下结构存储元件F在下部电极23和第二电 极层29交叉的交叉部，在电阻变化层24的上部或下部电串联连接在第一实施方式中说明 过的电流限制元件10而形成。 此外，在图12、图16和图17的存储器装置中，电阻变化层在被施加正电压时为低 电阻，被施加负电压时为高电阻，或者，被施加正电压时为高电阻，被施加负电压时为低电 阻，由此进行存储器动作。 S卩，与图12相同，在图16和图17的存储器装置40中，该多个存储器单元F的电 阻变化层24，隔着电流限制元件IO，被从第二电极层29向下部电极23施加正电压或负电 压的电脉冲。由于施加该电脉冲，电阻变化层24表示增加或减少其电阻值的特性。而且， 通过该电阻值的变化，与图12的存储器装置20同样地进行信息的记录和读取。
根据这样的结构，ON/OFF电流比大的双方向性的电流限制元件与电阻变化元件串 联连接而形成存储器装置的存储器单元，因此在交叉点型的存储器装置中，能够实现一种 高可靠性的存储器装置，该存储器装置不会受到由来自相邻的存储器单元的迂回电流引起 的写入干扰，也不会受到噪声、串扰的影响，稳定地进行动作。此外，该存储器装置在正电压 或负电压中的任一个下均能够动作，能够作为双方向性的存储器装置动作(工作)。
此外，电阻变化层24至少包含例如TaO等钽氧化物，根据施加到下部电极23和第 二电极层29之间的电信号，电阻值可逆地变化。 根据这样的结构，包括电阻变化层的存储器单元能够稳定地进行存储动作，能够 实现稳定的存储器装置。 此夕卜，电流限制元件10也可以采用如下结构根据施加于下部电极23和第二电极 层29之间的电信号，进行在双方向上对电流进行整流(限制低电压区域的电流)的动作。 即，也可以采用与在第一实施方式中说明过的、例如图2(a)、 (b)和(c)所示的电流限制元 件10同样的结构而构成。 根据这样的结构，能够实现一种高可靠性的存储器装置40，该存储器装置40能够 进行双方向性的动作，没有由来自相邻的存储器单元的迂回电流引起的写入干扰，并且不 会受到噪声、串扰的影响，稳定地进行动作。
接着，对本实施方式的电流限制元件和存储器装置的制造方法进行说明。如图18 和图19所示，本实施方式的交叉点型的存储器装置20的制造方法包括在基板22上形成 图16、图17(b)所示的条状的下部电极23的工序；在包括下部电极23的基板22上形成元 件用层间绝缘层31的工序；和贯通下部电极23上的元件间层间绝缘层31、设置露出下部 电极23的接触孔34的工序。而且，存储器装置20的制造方法包括将电阻变化层24埋入 接触孔34的工序；覆盖电阻变化层24地形成由第一电极层27、第二电极层29以及被第一 电极层27和第二电极层29夹着的势垒层28构成的电流限制元件IO，与电阻变化层24电 串联连接的工序；以及与上部电极25电连接地形成相对于下部电极23呈条状地交叉的第 二电极层29的工序。电流限制元件10的势垒层28形成为，由第一电极层27和第二电极 层29夹着的厚度方向的中央部的材料的元素组成，与第一电极层27和第二电极层29的电 极界面附近的材料的元素组成不同，由此，构成中央部的材料的势垒高度比电极界面附近 的材料的势垒高度大的存储器装置20的制造方法。 根据上述方法，能够应用与半导体的细微化工艺亲和性好的量产工艺制作一种存 储器装置，该存储器装置能够进行双方向性的动作，没有由来自相邻的存储器单元的迂回 电流引起的写入干扰，并且不会受到噪声、串扰的影响，稳定地进行动作，且为高可靠性。
接着，以利用图12说明过的存储器装置20为例，使用图18和图19对本实施方式 的存储器装置20的制造方法依次说明处理流程。其中，图18和图19表示一系列的流程， 图18表示前半的处理流程，图19表示后半的处理流程。 如图18(a)所示，例如，在Si材料的基板22上，通过蒸镀法和蚀刻法，以宽度 0. lym、厚度0. liim并以在规定方向伸长的方式形成由Al材料构成的下部电极23。此外， 利用CVD法等，以覆盖基板22和下部电极23并以成为厚度250nm的方式沉积氧化膜作为 第一层间绝缘膜31。 如图18(b)所示，例如，利用干蚀刻法，在下部电极23上贯通第一层间绝缘膜31 而形成直径80nm的接触孔34。其后，利用溅射法供给过渡金属的氧化膜材料，例如，如图 18(c)所示，将由TaO等钽氧化物构成的电阻变化材料埋入接触孔24形成电阻变化层24， 在第一层间绝缘膜31上沉积为层状。 进一步，如图18(d)所示，使用CMP(化学机械研磨)技术，除去在第一层间绝缘膜 31上沉积的电阻变化层24，直到露出第一层间绝缘膜31的表面，仅残留沉积在接触孔34 中的部分。 接着，如图19 (a)所示，使用CMP技术，除去接触孔34中的电阻变化层24的上部， 形成深度30nm的凹部43。将由例如TaN等钽氮化物构成的电极材料埋入该凹部43，在第 一层间绝缘膜31上层状地形成上部电极25的材料后，利用CMP技术除去第一层间绝缘膜 31上的电极材料。其中，该TaN层形成为，既作为上部电极25，也作为电流限制元件10的 第一电极层27。 进一步，如图19(b)所示，在上部电极25和第一层间绝缘膜31上，例如，在反应性 溅射法中，对第一实施方式的图7所示的N2气体相对于Ar气体+N2气体的流量比进行控 制。由此，形成SiNxrSiNx厂SiNxJ其中，Xl < X2)的三层构成、且中央层的N元素组成比 其它层大的SiN膜36。然后，在其上，以0. 1 ii m的厚度呈层状地形成Al材料作为Al电极 层37，如图19 (c)所示，当覆盖上部电极25，形成宽度180nm的条状的SiNXl-SiNx2-SiNXl的3层的SiN膜的势垒层28和由Al材料构成的第二电极层29时，形成电流限制元件10。
进一步，如图19(d)所示，覆盖势垒层28和第二电极层29，在第一层间绝缘膜31 上通过CVD法等形成第二层间绝缘膜38作为厚度0. 4 m的氧化膜。由此，形成存储器装 置20，在电阻变化元件26上在叠层方向上电流限制元件10被串联连接地形成。
在此，电流限制元件10的制造方法包括在第一电极层27或第二电极层29上形 成势垒层28的势垒层形成工序；和在势垒层28上形成第二电极层29或第一电极层27的 工序。而且，在势垒层形成工序中，通过使多种气体的气体分压、例如Ar气体和N2气体的 气体分压变化，势垒层28的势垒高度的分布如第一实施方式所说明的那样，形成为中央部 比第一 电极层和第二电极层的电极界面附近大。 根据以上的处理流程制造存储器装置20。此外，图18和图19所示的存储器单元 F呈矩阵状配置的存储器装置40也能够使用相同的制造方法制造。本实施方式所示的制作 工艺(处理process)，例如以与CMOS处理等细微化的半导体平面工艺同样的掩膜工艺制 造，在电阻变化层24和势垒层28的制造中，未使用本实施方式固有的特殊的半导体工艺。 因此，能够与不断微细化的半导体工艺亲和性好地、以所使用的工艺的工艺规则、例如不足 lOOnm的工艺规则的最小尺寸制造电阻变化层24。 此外，通过利用上述方法制造存储器装置，能够应用与半导体细微化工艺亲和性 良好的量产工艺制作高可靠性的存储器装置，该存储器装置能够进行双方向性的动作，不 会有由来自相邻的存储器单元的迂回电流引起的写入干扰，并且不会受到噪声、串扰的影 响，稳定地进行动作。而且，因为能够形成包括具有双方向性的非线性的电压-电流特性的 电流限制元件的存储器单元，所以存储器装置能够进行双方向性的存储器动作，显现ON电 流和ON/OFF电流比大的特性。 此外，也可以采用如下方法以使得势垒层的厚度方向上的中央部的材料的元素 组成与电极界面附近的材料的元素组成不同的方式进行形成，使得中央部的势垒高度和电 极界面附近的势垒高度的差为20meV以上。根据上述方法，能够制造连接有电流限制元件 的存储器装置，该电流限制元件相对于施加电压具有双方向性的非线性的电压-电流特 性、且ON/OFF电流比更大。而且，能够制造包括使用电阻变化层的电阻变化元件和具有最 优的双方向性的电流限制元件的存储器装置，该电流限制元件例如作为串联连接使用的电 流限制元件。 此外，也可以采用如下方法以使得中央部的材料的元素组成与电极界面附近的 材料的元素组成不同的方式进行形成，使得中央部的势垒高度和电极界面附近的势垒高度 的差为20meV以上220meV以下。根据这样的结构，能够在进行存储器单元的写入、读出动作 的施加电压的范围内令电流限制元件的ON/OFF电流比最大，因此能够实现一种高可靠性 的存储器装置，该存储器装置没有由来自相邻的存储器单元的迂回电流引起的写入干扰， 并且不会受到噪声、串扰的影响，稳定地进行动作。而且，能够应用与半导体细微化工艺亲 和性良好的量产工艺进行制作。 此外，也可以采用如下的方法形成势垒层，使得势垒层具有在叠层方向上中央部 的氮、碳和氧中的任一种的元素组成比电极界面附近的元素组成高的组成分布。进一步，也 可以使元素组成的分布在中央部连续变高，或者在中央部呈台阶状地变高。通过采用这样 的方法，能够应用与半导体细微化工艺亲和性好的量产工艺制作一种高可靠性的存储器装置，该存储器装置没有由来自相邻的存储器单元的迂回电流引起的写入干扰，并且不会受 到噪声、串扰的影响，稳定地进行动作。 也可以采用如下的方法形成势垒层，使得势垒层成为包括氮、碳和氧的元素中的 任一种的元素组成不同的至少3层的多层结构，组成分布形成为在叠层方向上氮、碳和氧 的元素组成从电极界面附近至中央部呈台阶状地升高。通过采用这样的方法，能够应用与 半导体的细微化工艺亲和性好的量产工艺制作一种高可靠性的存储器装置，该存储器装置 没有由来自相邻的存储器单元的迂回电流引起的写入干扰，并且不会受到噪声、串扰的影 响，稳定地进行动作。 此外，第一电极层和第二电极层中的至少一层也可以为选自TiAlN、 TiN、 TaN、 TaAlN、 TaSiN的至少一层。 [OHO](第三实施方式) 图20为表示本发明的第三实施方式的存储器装置的结构的框图。本实施方式的 存储器装置200包括与在第二实施方式中说明过的存储器装置20、40同样的存储器装置， 为在字线和位线立体交叉的点存在存储元件(存储器单元memory cell)的交叉点型的存 储器装置。 图20所示的存储器装置200包括存储器主体部201，该存储器主体部201包括 存储器阵列202、行选择电路/驱动器203、列选择电路/驱动器204、用于进行信息的写入 的写入电路205、放大位线的电位的读出放大器206、和通过端子DQ进行输入输出数据的输 入输出处理的数据输入输出电路207。此外，存储器装置200还包括接收从外部输入的地 址信号的地址输入电路208、和根据从外部输入的控制信号，对存储器主体部201的动作进 行控制的控制电路209。 存储器阵列202是将在第一和第二实施方式中说明过的存储元件作为存储器单 元呈矩阵状排列而得的。而且，存储器阵列202包括在半导体基板上相互平行地形成的多 个字线WL0、WL1、WL2、和在这些多个字线WL0、WL1、WL2的上方在与该半导体基板的主面平 行的面内相互平行、并且与多个字线WLO、 WL1、 WL2立体交叉地形成的多个位线BLO、 BL1、 BL2。 此外，设置有与这些多个字线WL0、WL1、WL2和多个位线BL0、BL1、BL2的立体交 叉点对应地呈矩阵状设置的多个存储元件M111、M112、M113、M121、M122、M123、M131、M132、 M133(以下，表示为"存储元件M111、M112、......")。 在此，存储元件M111、M112、……与第二实施方式的存储元件相当，在半导体基板 之上形成有由包含钽氧化物的电阻变化层构成的电阻变化元件，在该电阻变化元件之上叠 层有双方向性的ON/OFF电流比大的电流限制元件。 地址输入电路208，从外部电路(未图示)接受地址信号，根据该地址信号向行选 择电路/驱动器203输出行地址信号，并向列选择电路/驱动器204输出列地址信号。在 此，地址信号为表示多个存储元件Mlll、 M112、……中被选择的特定的存储元件的地址的 信号。此外，行地址信号为表示由地址信号表示的地址中的行的地址的信号，列地址信号为 表示由地址信号表示的地址中的列的地址的信号。 控制电路209，在信息的写入的循环中，根据输入至数据输入输出电路207的输入 数据Din，向写入电路205输出指示写入用电压的施加的写入信号。另一方面，在信息的读取的循环中，控制电路209向列选择电路/驱动器204输出指示读出用电压的施加的读出 信号。 行选择电路/驱动器203，接收从地址输入电路208输出的行地址信号，根据该行 地址信号，选择多个字线WL0、 WL1、 WL2中的任一个，对所选择的字线施加规定的电压。
此外，列选择电路/驱动器204接收从地址输入电路208输出的列地址信号，根据 该列地址信号，选择多个位线BL0、 BL1、 BL2中的任一个，对所选择的位线施加写入用电压 或读出用电压。 写入电路205，在接收到从控制电路209输出的写入信号的情况下，向行选择电路 /驱动器203输出指示对所选择的字线施加电压的信号，并且向列选择电路/驱动器204输 出指示对所选择的位线施加写入用电压的信号。 此外，读出放大器206，在信息的读出循环中，对成为读出对象的位线的电位进行 放大。其结果是，得到的输出数据D0通过数据输出输入电路207被输向外部电路。
因此，与第二实施方式同样进行对存储元件M111、M112、……的写入和读出，该存 储元件Mlll、 M112、……串联连接有构成成为存储器单元的存储元件52的电流限制元件 50和电阻变化元件51。 S卩，在进行写入时，电流限制元件50成为被施加高的施加电压的0N 状态，有效地向电阻变化元件51施加大的电压，因此能够进行对存储元件M111等的稳定的 写入。此外，在进行读出时，电流限制元件50成为被施加低的施加电压的0FF状态，仅向电 阻变化元件51施加比较小的电压，由此能够有效的防止写入干扰。此外，即使对于噪声、串 扰，电流限制元件50也能够有效阻止对电阻变化元件51的影B向，因此能够阻止存储元件 Mlll等的误动作的发生。 此外，存储器装置200的制造方法能够根据第二实施方式中的存储器装置的制造 方法同样地制造。 这样，存储器装置200因为能够以本发明的第一和第二实施方式所示的电流限制 元件和存储器装置构成，所以能够利用相对于施加电压具有双方向性的非线性的电压_电 流特性，且0N/0FF电流比大的电流限制元件。通过如此，本实施方式的存储器装置200能 够制作成高可靠性的存储器装置，其能够进行双方向性的动作，不会发生由来自相邻的存 储器单元的迂回电流引起的写入干扰，不会受到噪声、串扰的影响，稳定地进行动作。
(第四实施方式) 在第二实施方式中，对作为存储器单元包括存储元件的存储器装置20进行了说 明，其中，该存储元件在接近基板的一侧配置电阻变化元件而被形成，且包括与该电阻变化 元件串联连接的电流限制元件。在本实施方式中，与此相反，存储元件在接近基板的一侧配 置电流限制元件而被形成，且包括与该电阻限制元件串联连接的电阻变化元件，以下，对作 为存储器单元包括该存储元件的存储器装置能够与第二实施方式同样地制造并进行动作 的情况依次进行说明。 图21表示本发明的第四实施方式的存储器装置60的概略结构图。图21(a)是表 示从半导体芯片表面21看到的存储器装置60的概略结构的示意图。图21(b)为在箭头方 向看图21(a)的B-B线的截面时的概略截面图，图21(c)为在箭头方向看图21 (a)的C-C 线的截面时的概略截面图。 本实施方式，与在第二和第三实施方式所示的存储器装置20、40不同，电阻变化元件26叠层在电流限制元件10之上而构成。S卩，如图21(a)、(b)和(c)所示，在电流限制 元件10的上部，配置有被下部电极23和上部电极25夹着的电阻变化层24。
此外，如图21(b)和(c)所示，存储器装置60构成为，在基板22上形成有由金属 氧化物材料形成的电阻变化层24被夹在上部电极25与下部电极23之间的电阻变化元件 26 ;和连接于该电阻变化元件26之下、且势垒层28被夹在下部的第一电极层27与上部的 第二电极层29之间的电流限制元件10。根据这样的结构，与电流限制元件10和电阻变化 元件26在叠层方向上串联连接的存储器装置20、40同样，电阻变化元件26利用在其下部 在叠层方向上串联连接的电流限制元件10，不仅能够防止写入干扰，而且能够以大的电流 驱动能力进行驱动。如此构成的图21所示的存储器装置60的动作，与在第二和第三实施 方式所示的存储器装置20、40同样地动作，因此省略详细的说明。在此，存储器装置60由 l个存储元件63构成。 接着，对本实施方式的存储器装置的制造方法进行说明。 本实施方式的交叉点型的存储器装置60的制造方法包括在基板22上形成条状 的第一电极层27和势垒层28的工序；在包括第一电极层27和势垒层28的基板22上形成 第一层间绝缘膜61后，在势垒层28上的下部层间绝缘膜61的一部分中形成第一接触孔62 的工序；以及在第一接触孔62的内部和第一层间绝缘膜61上形成第二电极层29的工序。 而且，存储器装置60的制造方法还包括利用CMP技术将第二电极层29中的第一层间绝缘 膜61上的第二电极层29除去的工序；在第二电极层29和第一层间绝缘膜61上形成第二 层间绝缘层31的工序；以及贯通第二电极层29上的第二层间绝缘膜31、设置露出第二电 极层29的第二接触孔34的工序。而且，存储器装置60的制造方法还包括将电阻变化层 24埋入该接触孔34的工序；和覆盖电阻变化层24、在第二层间绝缘层31上形成相对于第 一电极层27呈条状地交叉的上部电极25的工序。 势垒层28被夹于第一电极层27和第二电极层29之间而构成的电流限制元件10， 与电阻变化层24被夹于下部电极23和上部电极25之间而得到的电阻变化元件26电串联 连接。此外，在图21(b)和(c)中，电流限制元件10的第二电极29和电阻变化元件26的 下部电极23作为共用的一体化的电极被形成。 进一步，在存储器装置60的制造方法中，电流限制元件10的势垒层28被形成为， 被第一电极层27和第二电极层29夹着的厚度方向上的中央部的材料的元素组成，与第一 电极层27和第二电极层29的电极界面附近的材料的元素组成不同，由此，中央部的材料的 势垒高度比电极界面附近的材料的势垒高度大。 根据这样的结构，能够应用与半导体的细微化工艺亲和性好的量产工艺制造一种 高可靠性的存储器装置，该存储器装置能够进行双方向性的动作，不存在由来自相邻的存 储器单元的迂回电流引起的写入干扰，并且不会受到噪声、串扰的影响，稳定地进行动作。
接着，使用图22和图23，依次说明本实施方式的存储器装置60的制造方法的工艺 流程。其中，图22和图23表示一连串的工艺流程，图22表示前半部分的工艺流程，图23 表示后半部分的工艺流程。 如图22(a)所示，例如，在Si材料的基板22上形成由Al材料构成的第一电极层 27，在其之上，例如，在反应性溅射法中，控制^气体的流量比，叠层由SiN膜构成的势垒 层28，该势垒层28由SiNxrSiNx厂SiNxJ其中，XI < X2)的三层构成，且3层中的在第一实施方式中说明过的中央部的层的N元素组成比其他2层的大，通过蚀刻法形成为以宽度 0. 1 y m在规定方向上伸长。接着，利用CVD法等，以覆盖基板22、第一电极层27和势垒层 28，且厚度为0. 3ym的方式沉积氧化膜作为下部层间绝缘膜61。然后，在使下部层间绝缘 膜61的表面平坦化后，如图22(a)所示，作为形成下部接触孔62的工序，例如通过干蚀刻 法，在势垒层28上形成贯通下部层间绝缘膜61的直径90nm的下部接触孔62。
接着，如图22(b)所示，例如通过CVD法等，在下部接触孔62买入由TaN材料构成 的第二电极层29，在下部层间绝缘膜61上也形成。然后，使用CMP(化学机械研磨)技术， 除去下部层间绝缘膜61上的第二电极层29，仅残留埋入下部接触孔62的部分、并使其平坦 化。进一步，如图22(c)所示，利用CVD法等，覆盖下部层间绝缘膜61和第二电极层29地 形成氧化膜作为第一层间绝缘膜31后，例如，通过干蚀刻法，在第二电极层29上贯通第一 层间绝缘膜31而形成直径80nm的接触孔34。此外，该第二电极层29兼作电阻变化元件 26的下部电极23。 然后，如图22(d)所示，通过溅射法向接触孔34供给过渡金属的氧化膜材料，埋入 由例如TaO等钽氧化物构成的电阻变化材料而形成电阻变化层24，电阻变化层24在第一层 间绝缘膜31上也沉积为层状。 进一步，如图23(a)所示，使用CMP (化学机械研磨)技术，除去在第一层间绝缘膜 31上沉积的电阻变化层24，直到露出第一层间绝缘膜31的表面，仅残留沉积在接触孔34 中的部分。然后，如图23(b)所示，以覆盖电阻变化层24的方式，在第一层间绝缘膜31上， 例如通过溅射法，叠层A1材料而形成0. liim的厚度的上部电极25的层，之后，以O. liim 的厚度在上部电极25上叠层由Cu构成的金属配线层47。 接着，如图23 (c)所示，通过蚀刻法形成覆盖电阻变化层24的宽度90nm的上部电 极25和金属配线层47，之后，通过例如CVD法等，覆盖上部电极25和金属配线层47，在第 一层间绝缘膜31上形成掺氟的氧化膜作为第二层间绝缘膜38。 通过以上的工艺流程，制造存储器装置60。在本实施方式中所示的制作工艺，例 如，以与CMOS工艺等细微化的半导体平面工艺相同的掩膜工艺制作，在电阻变化层24和势 垒层28的制作中，未使用仅本实施方式固有的特殊的半导体工艺。因此，能够与不断微细 化的半导体工艺亲和性好地、以所使用的工艺的工艺规则、例如不足100nm的工艺规则的 最小尺寸制造电阻变化层24。此外，金属配线层47为了实现存储器装置60的更高速化而 被形成在上部电极25上，实质上进一步降低上部电极25的电阻值。因此，在不需要更高速 化的情况下，也可以不形成金属配线层47。 图21所示的存储器装置60由l个存储元件63构成，但本实施方式的存储器装置 也可以形成为，存储元件63作为存储器单元呈矩阵状地配置有多个的与第二实施方式所 示的图16和图17同样的结构的存储器装置。 此外，通过以这样的结构制造存储器装置，能够应用与半导体的细微化工艺亲和 性好的量产工艺制造一种高可靠性的存储器装置，该存储器装置能够进行双方向性的动 作，不会由来自相邻的存储器单元的迂回电流引起写入干扰，并且不会受到噪声、串扰的影 响，稳定地进行动作。 此外，也可以采用如下方法以使得中央部的材料的元素组成与电极界面附近的 材料的元素组成不同的方式进行形成，使得中央部的势垒高度和电极界面附近的势垒高度的差为20meV以上。根据上述方法，能够制造连接有电流限制元件的存储器装置，该电流限
制元件相对于施加电压具有双方向性的非线性的电压-电流特性、且ON/OFF电流比更大。
而且，能够制造包括使用电阻变化层的电阻变化元件和具有最优的双方向性的电流限制元
件的存储器装置，该电流限制元件例如作为串联连接使用的电流限制元件。 此外，也可以采用如下方法以使得中央部的材料的元素组成与电极界面附近的
材料的元素组成不同的方式进行形成，使得中央部的势垒高度和电极界面附近的势垒高度
的差为20meV以上220meV以下。根据这样的结构，能够在进行存储器单元的写入、读出动作
的施加电压的范围内令电流限制元件的0N/0FF电流比最大，因此能够实现一种高可靠性
的存储器装置，该存储器装置没有由来自相邻的存储器单元的迂回电流引起的写入干扰，
并且不会受到噪声、串扰的影响，稳定地进行动作。而且，能够应用与半导体的细微化工艺
亲和性良好的量产工艺进行制作。 此外，也可以采用如下的方法形成势垒层，使得势垒层具有在叠层方向上中央部
的氮、碳和氧中的任一种的元素组成比电极界面附近的元素组成高的组成分布。进一步，也
可以使元素组成的分布在中央部连续变高，或者在中央部呈台阶状地变高。通过采用这样
的方法，能够应用与半导体的细微化工艺亲和性好的量产工艺制作一种高可靠性的存储器
装置，该存储器装置没有由来自相邻的存储器单元的迂回电流引起的写入干扰，并且不会 受到噪声、串扰的影响，稳定地进行动作。 也可以采用如下的方法形成势垒层，使得势垒层成为包括氮、碳和氧的元素中的 任一种的元素组成不同的至少3层的多层结构，组成分布形成为在叠层方向上氮、碳和氧 的元素组成从电极界面附近至中央部呈台阶状地升高。通过采用这样的方法，能够应用与 半导体的细微化工艺亲和性好的量产工艺制作一种高可靠性的存储器装置，该存储器装置 没有由来自相邻的存储器单元的迂回电流引起的写入干扰，并且不会受到噪声、串扰的影 响，稳定地进行动作。 此外，第一电极层和第二电极层中的至少一层也可以为选自TiAlN、 TiN、 TaN、 TaAlN、 TaSiN的至少一层。
(第五实施方式) 图24是表示本发明的第五实施方式的存储器装置的结构的框图。本实施方式的 存储器装置250与在第三实施方式中说明过的存储器装置200为同样的结构，在字线和位 线立体交叉的点存在存储元件(存储器单元memory cell)，该存储元件与第四实施方式 说明的存储器装置60的存储元件63相同，该存储器装置250为配置有该存储元件的交叉 点型。图24的存储器装置250与图20的存储器装置200的不同之处在于，存储器主体部 251的存储器阵列252不同，电阻变化元件71和电流限制元件70的连接反转。其他方面， 因为与存储器装置200为同样的结构，所以省略详细的说明。 与第二实施方式同样地进行向存储元件M111、M112、……的写入、和读出，在该存 储元件M111、M112、……中，构成存储元件72的电流限制元件70和电阻变化元件71串联 连接。即，在进行写入时，电流限制元件70成为被施加高的施加电压的0N状态，有效地向 电阻变化元件71施加大的电压，因此能够进行对存储元件Mlll等的稳定的写入。此外，在 进行读出时，电流限制元件70成为被施加低的施加电压的OFF状态，仅向电阻变化元件71 施加比较小的电压，由此能够有效的防止写入干扰。此外，即使对于噪声、串扰，电流限制元件70也能够有效阻止对电阻变化元件71的影B向，因此能够防止存储元件Mlll等的误动作 的发生。 此外，存储器装置250的制造方法能够根据第四实施方式中的存储器装置的制造 方法同样地制造。 这样，存储器装置250因为能够以本发明的第一和第四实施方式所示的电流限制 元件和存储器装置构成，所以能够利用相对于施加电压具有双方向性的非线性的电压_电 流特性，且0N/0FF电流比大的电流限制元件。通过如此，本实施方式的存储器装置250能 够制作成高可靠性的存储器装置，其能够进行双方向性的动作，不会发生由来自相邻的存 储器单元的迂回电流引起的写入干扰，不会受到噪声、串扰的影响，稳定地进行动作。
根据上述结构，高集成、实用性高的交叉点型的存储器装置，能够利用与不足 100nm的工艺规则为主体的细微化工艺具有亲和性的量产工艺制造。此外，因为在下部连接 电流限制元件提高电流驱动能力，所以电阻变化元件能够稳定地反复进行电阻变化。
此外，第二 第五实施方式所示的存储元件，为电阻变化元件和电流限制元件串 联连接的结构，但是就电阻变化元件和电流限制元件的配置而言，在叠层方向上任一方均 可位于上部，同样地发挥上述的效果。 根据以上说明，很明显本领域的技术人员能够实现本发明的诸多改良及其他实施 方式。因此，上述说明仅应解释为示例，是以向本领域的技术人员说明实施本发明的最优的 方式为目的而提供的。在不脱离本发明的精神的范围内，能够实质上变更其详细的结构和 /或功能。 工业实用性 本发明提供相对与施加电压具有双方向性的非线性的电压_电流特性、且0N/0FF 电流比大的电流限制元件，并且提供配置有应用该电流限制元件的存储元件的存储器装置 及其制造方法，能够广泛应用于电路基板、便携式信息设备和信息家电设备等的设备中。
权利要求
一种电流限制元件，其构成为势垒层被第一电极层和第二电极层夹着，该电流限制元件的特征在于所述势垒层包含元素A和硅，其中，A为氮、碳或氧，元素A相对于硅的组成比，在厚度方向上的中央部，比在所述第一电极层与所述势垒层的界面附近以及所述第二电极层与所述势垒层的界面附近高，势垒高度，在厚度方向上的中央部，比在所述第一电极层与所述势垒层的电极界面附近以及所述第二电极层与所述势垒层的电极界面附近大。
2. 如权利要求1所述的电流限制元件，其特征在于所述中央部的势垒高度与所述电极界面附近的势垒高度之差为20meV以上。
3. 如权利要求1所述的电流限制元件，其特征在于所述中央部的势垒高度与所述电极界面附近的势垒高度之差为20meV以上220meV以下。
4. 如权利要求1 3中任一项所述的电流限制元件，其特征在于 所述势垒层由半导体或绝缘体的材料形成。
5. 如权利要求1所述的电流限制元件，其特征在于在所述厚度方向上，氮、碳和氧元素中的至少一种的所述元素组成从所述电极界面附 近至所述中央部连续变高。
6. 如权利要求1所述的电流限制元件，其特征在于所述势垒层由包括氮、碳和氧元素中的至少一种的所述元素组成不同的至少3层的多 层的叠层结构构成，在所述叠层方向上，氮、碳和氧中的至少一种的所述元素组成从所述电 极界面附近至所述中央部呈台阶状地变高。
7. 如权利要求1所述的电流限制元件，其特征在于所述中央部的氮的元素含有量与所述电极界面附近的氮的元素含有量之比为0. 03以上。
8. 如权利要求1所述的电流限制元件，其特征在于所述中央部的氮的元素含有量与所述电极界面附近的氮的元素含有量之比为0. 03以 上O. 31以下。
9. 一种存储器装置，其特征在于，包括存储元件，其包括形成在基板上的下部电极、上部电极、以及被所述下部电极和所述上 部电极夹着的电阻变化层；权利要求1 8中任一项所述的电流限制元件；以及层间绝缘层，其形成在所述基板上，并且以覆盖所述存储元件和所述电流限制元件的 方式形成，其中，所述电流限制元件与所述存储元件的上部或下部电串联连接而形成。
10. —种存储器装置，其特征在于，包括存储元件，其包括形成在基板上的下部电极、上部电极、以及被所述下部电极和所述上 部电极夹着的电阻变化层；权利要求1 10中任一项所述的电流限制元件；以及层间绝缘层，其形成在所述基板上，并且以覆盖所述存储元件和所述电流限制元件的方式形成，其中，所述下部电极在所述基板上形成为条状， 所述第二电极层形成为与所述下部电极交叉的条状，所述电流限制元件与所述存储元件的上部或下部电串联连接而形成，所述存储元件在 所述下部电极与所述第二电极层交叉的交叉部形成有所述电阻变化层和所述电流限制元 件。
11. 如权利要求9或10所述的存储器装置，其特征在于所述电阻变化层在被施加正电压时低电阻化，在被施加负电压时高电阻化，或者，在被 施加正电压时高电阻化，在被施加负电压时低电阻化，由此进行存储动作。
12. 如权利要求9 11中任一项所述的存储器装置，其特征在于所述电阻变化层至少包含钽氧化物，该电阻变化层的电阻值根据向所述下部电极与所 述第二电极层之间施加的电信号可逆地变化。
13. 如权利要求11 12中任一项所述的存储器装置，其特征在于 所述电流限制元件根据向所述下部电极与所述第二电极层之间施加的电信号，进行在双方向上限制低电压区域的电流的动作。
14. 一种电流限制元件的制造方法，其特征在于，包括 在第一电极层之上形成势垒层的势垒层形成工序；禾口 在所述势垒层之上形成第二电极层的工序，其中，在所述势垒层形成工序中，通过使多种气体的气体分压变化，所述势垒层的势垒高度 被形成为，所述势垒层的厚度方向上的中央部的势垒高度比所述势垒层与所述第一电极层 和所述第二电极层的电极界面附近的势垒高度大。
15. —种存储器装置的制造方法，其特征在于，包括 在基板上形成条状的下部电极层的工序(a);在所述下部电极层和所述基板上形成第一层间绝缘层的工序(b);贯通所述下部电极层上的所述第一层间绝缘层，设置露出所述下部电极层的接触孔的工序(C);将电阻变化层埋入所述接触孔的工序(d);覆盖所述电阻变化层地在所述第一层间绝缘层上依次形成第一电极层、势垒层、第二电极层，由此形成电流限制元件，与所述电阻变化层电串联连接的工序(e);禾口形成与所述第二电极层电连接、且相对于所述下部电极层呈条状交叉的上部电极层的 工序(f)，其中，所述电流限制元件的所述势垒层形成为，被所述第一电极层和所述第二电极层夹着的 厚度方向的中央部的材料的元素组成，不同于所述势垒层与所述第一电极层和所述第二电 极层的电极界面附近的材料的元素组成，且所述中央部的材料的势垒高度比所述电极界面 附近的材料的势垒高度大。
16. 如权利要求15所述的存储器装置的制造方法，其特征在于，包括在所述工序(f)之后，以覆盖所述第一层间绝缘层、所述势垒层、所述第二电极层、所 述上部电极层的方式形成第二层间绝缘层的工序(g)。
17. —种存储器装置的制造方法，其特征在于，包括在基板上形成条状的第一电极层的工序(a); 在所述第一电极层上形成势垒层的工序(b);在所述基板上和所述势垒层上形成第一层间绝缘膜的工序(C);贯通所述势垒层上的所述第一层间绝缘层，设置露出所述势垒层的第一接触孔的工序(d);在所述第一接触孔上形成第二电极层的工序(e);在所述第一层间绝缘层和第二电极层上形成第二层间绝缘层的工序(f);贯通所述第二电极层上的所述第二层间绝缘层，设置露出所述第二电极层的第二接触孔的工序(g);将电阻变化层埋入所述第二接触孔的工序(h);禾口覆盖所述电阻变化层地在所述第二层间绝缘层上形成相对于所述第一电极层呈条状 地交叉的上部电极层的工序(i)，其中，所述电流限制元件的所述势垒层形成为，被所述第一电极层和所述第二电极层夹着的 厚度方向的中央部的材料的元素组成，不同于所述势垒层与所述第一电极层和所述第二电 极层的电极界面附近的材料的元素组成，且所述中央部的材料的势垒高度比所述电极界面 附近的材料的势垒高度大。
18. 如权利要求17所述的存储器装置的制造方法，其特征在于，包括在所述工序(i)之后，以覆盖所述第二层间绝缘层、所述上部电极层的方式形成第三 层间绝缘层的工序(j)。
19. 如权利要求15或17所述的存储器装置的制造方法，其特征在于以使得所述中央部的材料的元素组成与所述电极界面附近的材料的元素组成不同的方式进行形成，使得所述中央部的势垒高度与所述电极界面附近的势垒高度之差为20meV 以上。
20. 如权利要求15或17所述的存储器装置的制造方法，其特征在于 以使得所述中央部的材料的元素组成与所述电极界面附近的材料的元素组成不同的方式进行形成，使得所述中央部的势垒高度与所述电极界面附近的势垒高度之差为20meV 以上220meV以下。
21. 如权利要求15 20中任一项所述的存储器装置的制造方法，其特征在于 所述势垒层被形成为，厚度方向上的所述中央部的氮、碳和氧中的任一种的元素组成比所述电极界面附近的所述元素组成高。
22. 如权利要求15 20中任一项所述的存储器装置的制造方法，其特征在于 所述势垒层以包括氮、碳和氧元素中的任一种的所述元素组成不同的至少3层的多层的叠层结构形成，在所述叠层方向上，氮、碳和氧元素中的任一种的所述元素组成从所述电 极界面附近至所述中央部呈台阶状地变高。
全文摘要
本发明提供电流限制元件、使用它的存储器装置及其制造方法。电流限制元件(10)被形成为，被第一电极层(12)和第二电极层(13)夹着的势垒层(11)的厚度方向的中央部(14)的势垒高度ΦA，比势垒层(11)与第一电极层(12)和第二电极层(13)的电极界面(17)附近的势垒高度ΦB大。此外，势垒层(11)例如由势垒层(11a)、(11b)、(11c)的3层结构构成，势垒层(11a)、(11b)、(11c)，例如由SiNx2、SiNx1、SiNx1(其中，X1＜X2)的SiN层形成。因此，势垒高度的形状呈阶段状地变化，在中央部(14)变高。
文档编号H01L27/10GK101755338SQ20088002502
公开日2010年6月23日 申请日期2008年7月11日 优先权日2007年7月18日
发明者三河巧, 冈田崇志, 有田浩二, 饭岛光辉, 高木刚 申请人:松下电器产业株式会社