专利名称：半导体装置的制作方法
技术领域：
本发明是有关于一种半导体装置，特别是有关于一种电感元件。
背景技术：
电感元件为射频(radio frequency,RF)电路的常用元件，其是利用特殊的射频制 程形成。为了使电感元件具有较低的电阻值和较佳品质系数(Q factor)，射频制程是特别 使用一厚度非常厚的金属层形成电感元件。然而，上述的厚金属层会使制程成本大为增加。为了制程成本的考量，可利用成本较低的标准逻辑制程(logic process)来形成 电感元件。然而，由于利用标准逻辑制程所制成的电感元件厚度较薄，因而会有高电阻及品 质系数(Q factor)不良等问题。在此技术领域中，有需要一种电感元件，以改善上述缺点。
发明内容
有鉴于此，本发明的一实施例是提供一种半导体装置，包括一顶层内连线金属层 (Mtop)图案；一顶层下一层内连线金属层(MtopJ图案，位于上述顶层内连线金属层图案的 正下方；一第一介层孔插塞图案，垂直设置于上述顶层内连线金属层图案与上述顶层下一 层内连线金属层图案之间，且电性连接上述顶层内连线金属层图案与上述顶层下一层内连 线金属层图案，其中从俯视方向看去，上述顶层内连线金属层图案、上述顶层下一层内连线 金属层图案与上述第一介层孔插塞图案具有相互平行的轮廓。
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具 体实施方式作详细说明，其中图Ia为本发明一实施例的半导体装置的俯视示意图。图Ib为沿图Ia的A-A，切线的剖面图。图2a为本发明另一实施例的半导体装置的俯视示意图。图2b为沿图2a的B-B，切线的剖面图。图3a为本发明又另一实施例的半导体装置的俯视示意图。图3b为沿图3a的C_C，切线的剖面图。主要元件符号说明200 基板；210 内连线结构；220a、220b、220c、220d、220e 层间介电层；230a,230b 介电层；250 顶层内连线金属层(Mt。p)图案；252 顶层下一层内连线金属层(MtopJ图案；
254 第一介层孔插塞图案；256 轮廓；258 第二介层孔插塞图案；260 顶层下两层内连线金属层(MtopJ图案；262 第三介层孔插塞图案；264 上一层金属层图案；266 轮廓；500a、500b、500c 半导体装置。
具体实施例方式以下以各实施例详细说明并伴随着
的范例，做为本发明的参考依据。在 图式或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或 是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明，值 得注意的是，图中未绘示或描述的元件，为所属技术领域中具有通常知识者所知的形式，另 外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。图Ia为本发明一实施例的半导体装置500a的俯视示意图，图Ib为沿图Ia的A_A’ 切线的剖面图。为方便说明起见，图Ia仅显示半导体装置500a，而图Ib系另外显示基板 200和内连线结构210，以说明半导体装置500a与基板200和内连线结构210的相对位置。 本发明实施例的半导体装置500a系利用一标准逻辑(logic)制程形成，其可视为设置于一 基板200上方的一内连线结构210中的一电感结构500a。在本发明一实施例中，基板200 可为硅基板。在其他实施例中，可利用锗化硅(SiGe)、块状半导体(bulk semiconductor), 应变半导体(strained semiconductor)、化合物半导体(compound semiconductor)、绝缘 层上覆硅(silicon on insulator，SOI)，或其他常用的半导体基板做为基板200。基板200 可植入P型或N型不纯物，以针对设计需要改变其导电类型。基板200可包括设置和耦合 多个掺杂区以形成例如晶体管、二极管、电阻、电容、影像传感器、存储器单元或其组合等不 同的微电子单元。如图Ib所示，内连线结构210位于基板200的上方。在本发明一实施例 中，内连线结构210可由多个位于不同层的内连线金属层图案(例如顶层内连线金属层图 案250或顶层下一层内连线金属层图案252)、多个夹设于任两个内连线金属层图案之间的 多个层间介电层(例如层间介电层220a 220c)，以及垂直设置于多个层间介电层中的多 个介层孔插塞图案(例如第一介层孔插塞图案254)形成。内连线结构210可做为元件彼 此之间或元件与外部之间的电性连接。在本发明一实施例中，内连线金属层图案、层间介电 层和介层孔插塞图案的数目并无限制，且可为设计所决定。在本发明一实施例中，内连线结 构210的内连线金属层图案的材质可包括铝(Al)、铜(Cu)或其合金。层间介电层的材质 可包括介电常数低于3. 2的低介电常数材料，举例来说，聚合物基(polymer based)的介电 质或例如磷硅玻璃(phosphorus silicate glass，PSG)、氟硅玻璃(fluorinated silicate glass，FSG)、未掺杂硅玻璃(undoped silicate glass,USG)或其他类似的材料。而介层孔 插塞图案的材质可包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)或其合金。如图Ib所示，本发明实施例的例如为电感元件500a的半导体装置500a设置于 基板上方，且设置于内连线结构210的层间介电层220a 220c中。半导体装置500a包括设置于层间介电层220a中的一顶层内连线金属层(Mt。p)图案250(意即位于内连线结构 210的最上层的内连线金属层)、设置于层间介电层220c中的一顶层下一层内连线金属层 (Mtop^1)图案252以及穿过层间介电层220b中的一第一介层孔插塞图案254堆叠构成。顶 层下一层内连线金属层(Mtolri)图案252位于顶层内连线金属层图案250的正下方，且借由 层间介电层220b后此隔开，而第一介层孔插塞图案254是垂直设置于顶层内连线金属层图 案250与顶层下一层内连线金属层图案252之间，且电性连接其上的顶层内连线金属层图 案250与其下的顶层下一层内连线金属层图案252，其中从俯视方向看去，顶层内连线金属 层图案250、顶层下一层内连线金属层图案252与第一介层孔插塞图案254具有相互平行的 轮廓，且顶层内连线金属层图案250与顶层下一层内连线金属层图案252实质上相互重叠。 举例来说，顶层内连线金属层图案250、顶层下一层内连线金属层图案252与第一介层孔插 塞图案254(请参考第一介层孔插塞图案254的轮廓256)的形状可均为线圈形，例如为矩 型线圈形、螺旋线圈形或其他线圈形状。而例如为电感元件500a的半导体装置500a的顶 层内连线金属层图案250、顶层下一层内连线金属层图案252与第一介层孔插塞图案254的 圈数并无限制，且可依设计所决定。如图Ia和图Ib所示，利用一标准逻辑(logic)制程形成的例如电感元件500a 的半导体装置500a的总厚度为顶层内连线金属层图案250、顶层下一层内连线金属层图案 252与第一介层孔插塞图案254的三层线圈形导电层厚度的总和。因此，在相同的布局面积 (layout area)下，电感元件500a的电阻值可大为降低。另外，例如电感元件500a的半导 体装置500a系利用构成内连线结构210的内连线金属层图案和介层孔插塞图案并联形成， 并不须额外的金属层或介层孔插塞。因而，可在不使用高制造成本的射频(RF)制程下，或 者是不须额外的金属层图案或介层孔插塞图案的情形下，也可降低电感元件500a的电阻 值，提升电感元件500a的品质系数(Q factor)。因而，电感元件的电阻值和品质系数(Q factor)可以依设计而定。图2a为本发 明另一实施例的半导体装置500b的俯视示意图，图2b为沿图2a的B-B’切线的剖面图。 为方便说明起见，图2a仅显示半导体装置500b，而图2b系另外显示基板200和内连线结 构210，以说明半导体装置500b与基板200和内连线结构210的相对位置。本发明另一实 施例的半导体装置500b是利用一标准逻辑(logic)制程形成，其可视为设置于基板200上 方，且设置于内连线结构210的层间介电层220a 220e中的一电感结构500b。半导体装 置500b包括设置于层间介电层220a中的一顶层内连线金属层(Mt。p)图案250、设置于层间 介电层220c中的一顶层下一层内连线金属层(Mtolri)图案252、设置于层间介电层220e中 的一顶层下两层内连线金属层(Mt。p_2)图案230、穿过层间介电层220b中的一第一介层孔 插塞图案254以及穿过层间介电层220d中的一第二介层孔插塞图案258堆叠构成。顶层 下一层内连线金属层(Mtolri)图案252位于顶层内连线金属层图案250的正下方，且借由层 间介电层220b后此隔开，而第一介层孔插塞图案254是垂直设置于顶层内连线金属层图案 250与顶层下一层内连线金属层图案252之间，且电性连接其上的顶层内连线金属层图案 250与其下的顶层下一层内连线金属层图案252。另外，顶层下两层内连线金属层(Mt。p_2) 图案260位于顶层下一层内连线金属层图案252的正下方，且借由层间介电层220d后此隔 开，而第二介层孔插塞图案258系垂直设置于顶层下一层内连线金属层图案252与顶层下 两层内连线金属层图案260之间，且电性连接其上的顶层下一层内连线金属层图案252与
5其下的顶层下两层内连线金属层图案260。如图2a所示，从俯视方向看去，顶层内连线金属 层图案250、顶层下一层内连线金属层图案252、顶层下两层内连线金属层图案260、第一介 层孔插塞图案254与第二介层孔插塞图案258均具有相互平行的轮廓，且顶层内连线金属 层图案250、顶层下一层内连线金属层图案252与顶层下两层内连线金属层图案260实质上 相互重叠。举例来说，顶层内连线金属层图案250、顶层下一层内连线金属层图案252、顶层 下两层内连线金属层图案260、第一介层孔插塞图案254(请参考第一介层孔插塞图案254 的轮廓256)与第二介层孔插塞图案258的形状可均为线圈形，例如为矩型线圈形、螺旋线 圈形或其他线圈形状。而电感元件500b的圈数并无限制，且可依设计所决定。如图2a和图2b所示，利用一标准逻辑(logic)制程形成的例如电感元件500b 的半导体装置500b的总厚度为顶层内连线金属层图案250、顶层下一层内连线金属层图案 252、顶层下两层内连线金属层图案260、第一介层孔插塞图案254与第二介层孔插塞图案 258的五层线圈形导电层厚度的总和。因此，在相同的布局面积(layout area)下，电感元 件500b的电阻值可大为降低。另外，例如电感元件500a的半导体装置500a系利用标准逻 辑制程的已存在的内连线结构210的内连线金属层图案和介层孔插塞图案形成，并不须额 外的金属层或介层孔插塞。因而，可在不使用高制造成本的射频(RF)制程下，或者是不须 额外的金属层图案或介层孔插塞图案的情形下，也可降低电感元件500b的电阻值，提升电 感元件500b的品质系数(Q factor)。本发明实施例的例如为电感元件的半导体装置的厚度可依并联的内连线金属层 图案和介层孔插塞图案的数目而定，上述内连线金属层图案和介层孔插塞图案的数目并无 限制，且可为设计(例如内连线结构的层数)所决定。或者，也可利用位于内连线结构210上方，用以形成连接垫结构(bond padstructure)的连接垫金属层(pad metal layer)来增加电感元件的厚度。图3a为本 发明又另一实施例的半导体装置500c的俯视示意图，图3b为沿图3a的C-C’切线的剖面 图。为方便说明起见，图3a仅显示半导体装置500c，而图3b是另外显示基板200、内连线 结构210和介电层230a、230b，以说明半导体装置500c与基板200、内连线结构210和介电 层230a、230b的相对位置。如图3a和图3b所示，可视为电感元件500c的半导体装置500c 可由设置于层间介电层220a中的顶层内连线金属层图案250、设置于层间介电层220c中的 一顶层下一层内连线金属层(Mtt^1)图案252、设置于介电层230a的上一层金属层图案264、 穿过层间介电层220b的一第一介层孔插塞图案254以及穿过介电层230b的一第三介层孔 插塞图案262堆叠构成，其中上一层金属层图案264与连接垫金属层(pad metal layer) 位于同一层。顶层下一层内连线金属层(Mtolri)图案252位于顶层内连线金属层图案250 的正下方，且借由层间介电层220b后此隔开，而第一介层孔插塞图案254是垂直设置于顶 层内连线金属层图案250与顶层下一层内连线金属层图案252之间，且电性连接其上的顶 层内连线金属层图案250与其下的顶层下一层内连线金属层图案252。另外，上一层金属 层图案264位于顶层内连线金属层图案250的正上方，且借由介电层230b后此隔开，而第 三介层孔插塞图案262是垂直设置于上一层金属层图案264与顶层内连线金属层图案250 之间，且电性连接其上的上一层金属层图案264与其下的顶层内连线金属层图案250。如 图3a所示，从俯视方向看去，上一层金属层图案264、顶层内连线金属层图案250、顶层下一 层内连线金属层图案252、第一介层孔插塞图案254与第三介层孔插塞图案262均具有相互平行的轮廓，且上一层金属层图案264、顶层内连线金属层图案250与顶层下一层内连线 金属层图案252实质上相互重叠。举例来说，上一层金属层图案264、顶层内连线金属层图 案250、顶层下一层内连线金属层图案252、第一介层孔插塞图案254与第三介层孔插塞图 案262 (请参考第三介层孔插塞图案262的轮廓266)的形状可均为线圈形，例如为矩型线 圈形、螺旋线圈形或其他线圈形状。而电感元件500c的圈数并无限制，且可依设计所决定。 如图3a和图3b所示，利用一标准逻辑(logic)制程形成的例如电感元件500c的半导体装 置500b的总厚度为上一层金属层图案264、顶层内连线金属层图案250、顶层下一层内连线 金属层图案252、第一介层孔插塞图案254与第三介层孔插塞图案262的五层线圈形导电层 厚度的总和。另外，电感元件500c也可再借由其他的介层孔图案并联位于顶层下一层内连 线金属层图案252正下方的其他层内连线金属层图案，以增加电感元件500c的厚度，降低 电阻值且提升品质系数(Q factor)，上述内连线金属层图案和介层孔插塞图案的数目并无 限制，且可为设计所决定。本发明实施例的半导体装置为设置于内连线结构中的电感元件，其至少包括一顶 层内连线金属层(Mtop)图案250、一顶层下一层内连线金属层(Mtolri)图案252以及一第 一介层孔插塞图案254堆叠构成。从俯视方向看去，顶层内连线金属层图案250、顶层下 一层内连线金属层图案252与第一介层孔插塞图案254具有相互平行的轮廓，且顶层内连 线金属层图案250与顶层下一层内连线金属层图案252实质上相互重叠。本发明实施例 的例如电感元件的半导体装置可在相同的布局面积(layout area)下具有庞大的厚度，可 大为降低电感元件的电阻值。另外，例如电感元件的半导体装置系利用标准逻辑制程的已 存在的内连线结构的内连线金属层图案和介层孔插塞图案形成，并不须额外的金属层或介 层孔插塞。因而，可在不使用高制造成本的射频(RF)制程下，或者是不须额外的金属层 图案或介层孔插塞图案的情形下，也可降低电感元件的电阻值，提升电感元件的品质系数 (Qfactor)0虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技 术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范 围当以权利要求书所界定的为准。
权利要求
一种半导体装置，包括一顶层内连线金属层(Mtop)图案；一顶层下一层内连线金属层(Mtop 1)图案，位于该顶层内连线金属层图案的正下方；以及一第一介层孔插塞图案，垂直设置于该顶层内连线金属层图案与该顶层下一层内连线金属层图案之间，且电性连接该顶层内连线金属层图案与该顶层下一层内连线金属层图案，其中从俯视方向看去，该顶层内连线金属层图案、该顶层下一层内连线金属层图案与该第一介层孔插塞图案具有相互平行的轮廓。
2.如权利要求1所述的半导体装置，其特征在于，更包括一顶层下两层内连线金属层(Mt。p_2)图案，位于该顶层下一层内连线金属层(Mtolri)图 案的正下方；以及一第二介层孔插塞图案，垂直设置于该顶层下一层内连线金属层图案与该顶层下两层 内连线金属层图案之间，且电性连接该顶层下一层内连线金属层图案与该顶层下两层内连 线金属层图案，其中从俯视方向看去，该顶层下一层内连线金属层图案、该顶层下两层内连 线金属层图案与该第二介层孔插塞图案具有相互平行的轮廓。
3.如权利要求1所述的半导体装置，其特征在于，更包括一顶层上一层金属层(Mt。p+1)图案，位于该顶层内连线金属层(Mt。p)图案的正上方；以及一第三介层孔插塞图案，垂直设置于该顶层上一层金属层图案与该顶层内连线金属层 图案之间，且电性连接该顶层上一层金属层图案与该顶层内连线金属层图案，其中从俯视 方向看去，该顶层上一层金属层图案、该顶层内连线金属层图案与该第三介层孔插塞图案 具有相互平行的轮廓。
4.如权利要求1所述的半导体装置，其特征在于，从俯视方向看去，该顶层内连线金属 层图案、该顶层下一层内连线金属层图案与该第一介层孔插塞图案均为线圈形。
5.如权利要求2所述的半导体装置，其特征在于，从俯视方向看去，该顶层下一层内连 线金属层图案、该顶层下两层内连线金属层图案与该第二介层孔插塞图案均为线圈形。
6.如权利要求3所述的半导体装置，其特征在于，从俯视方向看去，该顶层上一层金属 层图案、该顶层内连线金属层图案与该第三介层孔插塞图案均为线圈形。
7.如权利要求1所述的半导体装置，其特征在于，从俯视方向看去，该顶层内连线金属 层图案与该顶层下一层内连线金属层图案实质上相互重叠。
8.如权利要求2所述的半导体装置，其特征在于，从俯视方向看去，该顶层下一层内连 线金属层图案与该顶层下两层内连线金属层图案实质上相互重叠。
9.如权利要求3所述的半导体装置，其特征在于，从俯视方向看去，该顶层上一层金属 层图案与该顶层内连线金属层图案实质上相互重叠。
10.如权利要求3所述的半导体装置，其特征在于，该顶层上一层金属层(Mt。p+1)图案与 该半导体装置的一连接垫金属层位于同一层。
11.如权利要求1所述的半导体装置，其特征在于，是利用一标准逻辑制程形成。
全文摘要
本发明提供一种半导体装置，上述半导体装置包括一顶层内连线金属层(Mtop)图案；一顶层下一层内连线金属层(Mtop-1)图案，位于上述顶层内连线金属层图案的正下方；一第一介层孔插塞图案，垂直设置于上述顶层内连线金属层图案与上述顶层下一层内连线金属层图案之间，且电性连接上述顶层内连线金属层图案与上述顶层下一层内连线金属层图案，其中从俯视方向看去，上述顶层内连线金属层图案、上述顶层下一层内连线金属层图案与上述第一介层孔插塞图案具有相互平行的轮廓。本发明的半导体装置可在相同的布局面积下具有庞大的厚度，可大为降低电感元件的电阻值，提升电感元件的品质系数。
文档编号H01L27/04GK101924102SQ20091005305
公开日2010年12月22日 申请日期2009年6月15日 优先权日2009年6月15日
发明者陈德威 申请人:慧国(上海)软件科技有限公司;慧荣科技股份有限公司