专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，在该半导体装置上例如集成有鳍式场效应 晶体管(fin field effect transistor)。
背景技术：
由场效应晶体管(下文称作FET)的尺寸日益减小而造成的栅极长度 减小会导致短沟道效应。这种效应即使在没有任何源极漏极沟道 (source-to-drain channel)的情况下，也会引起漏极电流流动。为了抑制这 种效应，提出了鳍型FET (下文称作FinFET)。这种FinFET已经被含有 记忆的逻辑学主要地研究和开发(例如参照日本专利特开公报No. 2006-310847)。
下面参照图21A 图22C来说明迄今己经提出的FinFET的结构。图 21A 21C是图示了单输入栅极成对晶体管的示例的图。图22A 22C是图 示了双输入栅极成对晶体管的示例的图。
如图21A所示，在各个(鳍式)活性层510 (1)~510 (6)的一端上形成有 源极扩散层520，在各个(鳍式)活性层510 (1)~510 (6)的另一端上形成有 漏极扩散层530。活性层510 (1)~510 (6)从半导体基板上突出。FinFET (1) FinFET (6)由在源极扩散层520与漏极扩散层530之间形成的栅极电 极550形成。
于是，漏极区域DrainJ由活性层510 (1) 510 (3)的漏极扩散层530 形成，并且漏极区域Drain—2由活性层510 (4)~510 (6)的漏极扩散层530 形成。活性层510 (1)~510 (6)的源极扩散层520被共源极区域S连接在一起。栅极电极550还与共栅极接触器540连接。
图21C的等效电路图中所示的晶体管500-1由FinFET (1) FinFET (3) 形成，并且晶体管500-2由FinFET (4) FinFET (6)形成。
图21C所示的具有共源极和共栅极且并联连接的成对晶体管500-1 和500-2被称为单输入栅极成对晶体管。
图21B图示了图21A所示的FinFET (1) FinFET (3)和FinFET (4) FinFET (6)被配置为关于共源极区域S在垂直方向上彼此相对的示 例。
另一方面，图22A图示了双输入栅极成对晶体管的示例。在这些成 对晶体管中，FinFET (1) FinFET (3)通过栅极电极550-1与栅极接触器 540-1连接，并且FinFET (4) FinFET (6)通过栅极电极550-2与栅极接触 器540-2连接。
图22B图示了 FinFET (1) FinFET (3)和FinFET (4) FinFET (6)被配 置为关于共源极区域S在垂直方向上彼此相对的示例。
图22C图示了上述示例的等效电路图。
图21A和22A所示的示例的缺点在于，晶体管之间的间距宽度(pitch width)很长。晶体管之间的最短可能间距宽度是提供晶体管之间良好匹配 的最佳方法。然而，这种方法包含要使间距宽度减小的技术困难。
在图21B和图22B所示的示例中，源极扩散层520为各晶体管共用。 为此，电流以彼此相反的方向流过在两个晶体管的活性层510中形成的 沟道。结果，由该过程产生的影响会对晶体管造成不利的影响(例如，离 子注入的阴影效果)，从而导致晶体管之间的不良匹配。
发明内容
期望提供一种半导体装置，该半导体装置能提供集成的鳍式场效应 晶体管之间窄的间距宽度和极好的匹配。
本发明第一实施例的半导体装置包括第一晶体管和第二晶体管。所 述第一晶体管和所述第二晶体管各由多个鳍式晶体管形成。所述第一晶
体管和所述第二晶体管被并联连接从而在电气方面共用源极。所述多个鳍式晶体管各自包括鳍式活性层。所述鳍式活性层从半导体基板上突出。 在所述鳍式活性层的一端上形成有用作所述源极的源极层且在所述鳍式 活性层的另一端上形成有漏极层，从而形成沟道区域。所述鳍式活性层 被配置为平行地彼此相邻。所述漏极层被布置为使电流在所述第一晶体 管与所述第二晶体管中以相反的方向流过所述多个鳍式晶体管。
栅极电极应优选隔着绝缘膜而被形成在所述漏极层与所述源极层之 间的各个所述鳍式活性层上。各个所述鳍式活性层上的所述栅极电极应 优选被连接在一起。
栅极电极应优选隔着绝缘膜而被形成在所述漏极层与所述源极层之 间的各个所述鳍式活性层上。在所述第一晶体管中的各个所述鳍式活性 层上的所述栅极电极应优选被连接在一起。在所述第二晶体管中的各个 所述鳍式活性层上的所述栅极电极应优选被连接在一起。
所述半导体装置应优选包括适于维持各个所述鳍式活性层的形态的 伪活性层。
所述半导体装置应优选适于维持各个所述栅极电极的形态的伪栅极 电极。
如果所述第一晶体管和所述第二晶体管的尺寸不同，则应优选将所 述多个鳍式晶体管划分成第一区域和第二区域。所述第一区域由使得所
述第一晶体管与所述第二晶体管之间的尺寸比为1:1的鳍式晶体管形成。 所述第二区域由除了用于形成所述第一区域的鳍式晶体管之外的剩余鳍 式晶体管形成。在所述第二区域中所形成的各个鳍式晶体管的鳍式活性 层按照对称的方式形成所述第一晶体管或所述第二晶体管的漏极，使得 从所述第一晶体管或所述第二晶体管的漏极流出的电流相互抵消掉。
所述半导体装置应优选包括多个晶体管，所述多个晶体管包括所述 第一晶体管和所述第二晶体管。在所述多个晶体管中，为了减少由所述 半导体基板上的方位产生的潜在影响，将所述第一晶体管和所述第二晶 体管的鳍式活性层按照与其它晶体管的鳍式活性层不同的方位定位。
本发明实施例的半导体装置包括第一晶体管和第二晶体管。所述第 一晶体管和所述第二晶体管各由多个鳍式晶体管形成。所述第一晶体管和所述第二晶体管被并联连接从而共用源极。所述多个鳍式晶体管各自 包括鳍式活性层。所述鳍式活性层从半导体基板上突出。在所述鳍式活 性层的一端上形成有用作所述源极的源极层且在所述鳍式活性层的另一 端上形成有漏极层，从而形成沟道区域。各个所述鳍式活性层被配置为
平行地彼此相邻，因此各个所述鳍式活性层的漏极层交替地形成所述第 一晶体管和所述第二晶体管的漏极。
本发明提供了一种半导体装置，该半导体装置提供了集成的鳍式场 效应晶体管之间的窄间距宽度和极好匹配。
图1是图示了第一实施例的半导体装置的示例的平面图2A和图2B是图示了图1所示的半导体装置的截面图3是图1所示的半导体装置的等效电路图4是图示了第一实施例的半导体装置的示例的立体图5是用于说明第一实施例的半导体装置的工作的图6是图示了第一实施例的半导体装置的变形例的平面图7是图示了第二实施例的半导体装置的示例的平面图8是图7所示的半导体装置的等效电路图9是图示了第二实施例的半导体装置的变形例的平面图IO是图示了第三实施例的半导体装置的示例的平面图IIA和图IIB是用于说明第三实施例的半导体装置的示例的截面
图12是图示了第四实施例的半导体装置的示例的平面图； 图13是图示了第五实施例的半导体装置的示例的平面图； 图14A和图14B是用于说明第五实施例的半导体装置的示例的截面
图15是图示了第六实施例的半导体装置的示例的平面图；图16是图示了第七实施例的半导体装置的示例的平面图n是图示了第七实施例的半导体装置的变形例的平面图18是图示了第八实施例的半导体装置的示例的平面图19是图示了第八实施例的半导体装置的变形例的平面图20是图示了第九实施例的半导体装置的示例的平面图21A 21C是图示了单输入栅极成对晶体管的示例的图；以及
图22A 22C是图示了双输入栅极成对晶体管的示例的图。
具体实施例方式
下面参照
本发明的优选实施例。
第一实施例
图1是图示了本实施例的半导体装置的示例的平面图。图2A和图 2B是图1所示的半导体装置的截面图。应注意的是，图2A是沿图1中 的线Ll-L2的截面图，并且图2B是沿图1中的线L3-L4的截面图。图3 是图1所示的半导体装置的等效电路图。图4是图示了本实施例的半导 体装置的示例的立体图。
在图1所示的半导体装置10中，八个鳍式活性层(下文简称为活性 层)ll按照相互之间的间距宽度为H的关系被配置着，并使得这八个鳍 式活性层与栅极电极13交叉。栅极电极13与栅极接触器12连接。间距 宽度H取决于相邻的活性层11之间的距离。
应注意的是，在下面给出的优选实施例的说明中，鳍式活性层和其 它元件的数量仅是为了便于说明而提供的示例。为方便起见，可将图1 中的活性层11在纸面上从左至右表示为活性层11 (1)~11 (8)(例如，活 性层ll (l)对应于图1中一圆圈内的数字)。类似地，按照相同的方式适 当地表示出FinFET和电流ID，艮卩FinFET (1) FinFET (8)。
接着，主要参照图2A说明沿图1中的线L1-L2的截面图。
由硅(Si)形成的活性层11 (1)~11 (8)从形成于半导体基板A上的氧化 硅(SiO》膜14上突出。活性层11 (l)-ll (8)的表面是被硅化的。除了与氧化硅膜14接触的表面之外，各活性层11被栅极电极13覆
盖。在活性层11与栅极电极13之间设有栅极绝缘膜15。栅极电极13 例如由多晶硅(poly Si)形成。
在图2A中，配置在端部处的活性层ll (8)通过接触孔17与栅极接 触器12连接，该接触孔17是在覆盖着栅极电极13的绝缘性第一层间膜 16的一部分中被制成的。
例如，使用钨将接触孔17和后面说明的其它接触孔(图2B中的 "110" 、 "115" 、 "117"和"118")全部填满。此外，栅极接触器12 以及其它电极，即后面说明的电极111、漏极电极114和源极电极116 是由铝形成的。然而，这些电极的材料不是特定地局限于铝，而是可以 使用任何其它的导电材料。
接着，主要参照图2B说明沿图1中线L3-L4的截面图。
在图1所示的活性层11 (3)的一端上形成有漏极扩散层18，在另一 端上形成有源极扩散层19。
漏极扩散层18通过在第一层间膜16中制成的接触孔110与电极111 连接。
电极111通过在覆盖着电极111顶部的绝缘性第二层间膜112中制 成的接触孔113与漏极电极114连接。
另一方面，源极扩散层19通过在第一层间膜16中制成的接触孔115 与源极电极116连接。
如图2B和图4所示，一个FinFET由如下单元形成活性层11的 漏极扩散层18和源极扩散层19，通过接触孔与上述扩散层连接的电极 (114和116)，隔着栅极绝缘膜15在活性层11上形成的栅极电极13，以 及与该布线连接的栅极接触器12。
假设漏极扩散层18和源极扩散层19均由n型层形成。如果向栅极 接触器12施加栅极电压V(js，并向漏极电极114与源极电极116之间施 加电压VDS，因此向漏极扩散层18施加正电压，则会在源极扩散层19 与漏极扩散层18之间形成沟道，从而使漏极电流从漏极扩散层18流向源极扩散层19。
另一方面，在图2B中的L3侧上所示的活性层11中形成有源极扩 散层19。该源极扩散层19形成了图1所示的共源极区域S(A)的一部分。 该活性层11的源极扩散层19通过在第一层间膜16中制成的接触孔118 与源极电极119连接。
接着参照图3所示的等效电路图说明图1所示的FinFET的配置。
图1所示的晶体管Trl和Tr2包括八个FinFET。如图3所示，晶体 管Trl和Tr2具有共栅极并且在它们的源极处并联连接。
更具体地，第一晶体管包括FinFET (1)、 FinFET (3)、 FinFET (5)和 FinFET (7)，并且第二晶体管包括FinFET (2)、 FinFET (4)、 FinFET (6) 和FinFET (8)。
由各个FinFET交替地构成晶体管Trl的漏极DL和晶体管Tr2的漏 极DR。
更详细地说，FinFET (l)和FinFET (3)的电极111通过接触孔113被 漏极电极114连接在一起，从而形成漏极区域DL(A)。
同样地，FinFET (5)和FinFET (7)的电极111通过接触孔113被漏极 电极114连接在一起，从而形成漏极区域DL(B)。
为了说明图1，将漏极区域分别表示为"DL(A)"和"DL(B)"。然 而，在更上面的层上将漏极区域DL(A)和DL(B)连接在一起，从而形成 图3所示的晶体管Trl的漏极DL (漏极区域DL)。
类似于如上所述，利用FinFET (2)和FinFET (4)的电极111形成了漏 极区域DR(A)，并且利用FinFET (6)和FinFET (8)的电极111形成了漏极 区域DR(B)。
然后，在更上面的层上将该漏极区域DR(A)和DR(B)连接在一起， 从而形成图3所示的晶体管Tr2的漏极DR (漏极区域DR)。
另一方面，FinFET (l)禾卩FinFET (3)的源极电极116连接在一起，并 且FinFET (5)和FinFET (7)的源极电极119也连接在一起，从而构成晶体 管Trl的源极。同样地，FinFET (2)和FinFET (4)的源极电极119连接在一起，并且 FinFET (6)和FinFET (8)的源极电极116也连接在一起，从而构成晶体管 Tr2的源极。
为了使图3所示的晶体管Trl和Tr2的源极连接在一起，将已连接 在一起的FinFET (l)和FinFET (3)的源极电极116与已连接在一起的 FinFET (6)和FinFET (8)的源极电极116连接在一起，从而形成共源极区 域S(A)。
同样地，利用FinFET (2)、 FinFET (4)、 FinFET (5)和FinFET (7)形 成了共源极区域S(B)。
尽管为了便于说明而将共源极区域表示为"S(A)"和"S(B)"，但 如图3所示，晶体管Trl和Tr2的源极连接在一起。
应注意的是，图1所示的区间X上的连接可以不用FinFET (1)、 FinFET (3)、 FinFET (6)和FinFET (8)的源极电极116来形成，而用活性 层11来形成。图l所示的区间Y上的连接也是如此。
上述成对的且并联连接的晶体管Trl和Tr2被称为单输入栅极成对 晶体管。
接着参照图5说明图1所示的半导体装置10的工作。图5是说明本 实施例的半导体装置的工作的图。
如果向栅极接触器12施加栅极电压Vcjs，并向漏极区域DL和DR 的漏极电极114与共源极区域S(A)和S(B)之间施加电压VDS，因此向各 活性层11的漏极扩散层18施加正电压，则会在源极扩散层19与漏极扩 散层18之间形成沟道，从而使电流ID从漏极扩散层18流向源极扩散层 19(图5中的箭头表示电流ID的流动方向)。
更具体地，电流ID (l)流过FinFET (1)，并且电流ID (3)流过FinFET (3)，电流ID (l)和电流ID (3)都从漏极区域DL(A)流向共源极区域S(A)。
电流ID (2)流过FinFET (2)，并且电流ID (4)流过FinFET (4)，电流 ID (2)和电流ID (4)都从漏极区域DR(A)流向共源极区域S(B)。
电流ID (5)流过FinFET (5)，并且电流ID (7)流过FinFET (7)，电流ID (5)和电流ID (7)都从漏极区域DL(B)流向共源极区域S(B)。
电流ID (6)流过FinFET (6)，并且电流ID (8)流过FinFET (8),电流 ID (6)和电流ID (8)都从漏极区域DR(B)流向共源极区域S(A)。
然而，电流ID(1)和ID(3)的方向与电流ID(5)和ID(7)的方向相反。 同样地，电流ID (2)和ID (4)的方向与电流ID (6)和ID (8)的方向相反。
图1所示的FinFET的配置和连接确保了由成对的晶体管Trl和Tr2 构成的成对晶体管中的全体电流方向的匹配。
本实施例防止了由于电流流动方向的不同而从该过程中产生的潜在 影响。这使得能够以无浪费的方式来配置FinFET，从而提供了晶体管之 间的小间距宽度。
第一实施例的变形例
下面说明第一实施例的变形例。图6是图示了本实施例的半导体装 置的变形例的平面图。
在如图6所示的半导体装置10a的情况下，可将栅极接触器12和栅 极接触器12a分别连接在栅极电极13的各侧上。结果，栅极接触器12a 通过接触孔17a与栅极电极13连接。
在本实施例中，已经说明了两个FinFET的源极及漏极被连接在一起 的情况。然而，也可将两个以上FinFET的源极及漏极连接在一起。在此 情况下，与栅极电极13交叉的FinFET的数量至少为12。
第二实施例
图7是图示了本实施例的半导体装置的示例的平面图。图8是图7 所示的半导体装置的等效电路图。
半导体装置10b包括具有两个栅极接触器12ai和12a2的成对晶体 管。如图8所示，该成对晶体管相互独立地控制两个栅极。本实施例通 过设置三个共源极区域S(A)、S(B)和S(C)来提供图8所示的成对晶体管。 下面说明本实施例与第一实施例的区别。
如图8所示，晶体管Trl和Tr2具有相互独立的栅极输入，并在晶 体管Trl和Tr2的源极处并联连接。更具体地，晶体管Trla包括FinFET (1)、 FinFET (3)、 FinFET (5)和 FinFET (7),并且晶体管Tr2a包括FinFET (2)、 FinFET (4)、 FinFET (6) 和FinFET (8)。
在与第一实施例中漏极区域的位置不同的位置处，形成了漏极区域 DL(A)、 DL(B)、 DR(A)和DR(B)。然而，与各个漏极区域连接的FinFET 与第一实施例中的FinFET相同。
与第一实施例不同的是，为了将图8所示晶体管Trla和Tr2a的源 极连接在一起，将已连接在一起的FinFET (l)和FinFET (3)的源极电极 116与已连接在一起的FinFET (2)和FinFET (4)的源极电极116连接在一 起，从而形成共源极区域S(A)。
同样地，利用FinFET (5)和FinFET (7)形成共源极区域S(B)，并利 用F!nFET (6}fn FlnPET (8)形成共源极1^1家S(C)。
图7所示的FinFET的配置和连接允许将两个晶体管的源极连接在一 起以作为图8所示的源极S。
通过将FinFET (1)、 FinFET (3)、 FinFET (5)和FinFET (7)的栅极电 极13al —起连接至栅极接触器12al，来形成图8所示的晶体管Trla的 栅极。
同样地，通过将FinFET (2)、 FinFET (4)、 FinFET (6)和FinFET (8) 的栅极电极13a2—起连接至栅极接触器12a2，来形成图8所示的晶体管 Tr2a的栅极。
上述说明的成对的晶体管被称为双输入栅极成对晶体管。
如果向栅极接触器12施加栅极电压V(3s，并向图7所示的漏极区域 DL(A)、 DL(B)、 DR(A)和DR(B)的漏极电极114与共源极区域S(A) S(C) 之间施加电压VDS，因此向各活性层11的漏极扩散层18施加正电压， 则会在源极扩散层19与漏极扩散层18之间形成沟道，从而使电流ID从 漏极扩散层18流向源极扩散层19。
更具体地，电流ID (l)和ID (3)从漏极区域DL(A)流向共源极区域 S(A)，并且电流ID (2)和ID (4)从漏极区域DR(A)流向共源极区域S(A)。电流ID (5)和ID (7)从漏极区域DL(B)流向共源极区域S(B)，并且电 流ID (6)和ID (8)从漏极区域DR(B)流向共源极区域S(C)。
然而，电流ID (l)和ID (3)的方向与电流ID (5)和ID (7)的方向相反。 同样地，电流ID (2)和ID (4)的方向与电流ID (6)和ID (8)的方向相反。
图7所示的FinFET的配置和连接确保了由成对的晶体管Trl和Tr2 构成的成对晶体管中的全体电流方向的匹配。
本实施例防止了由于电流流动方向的不同而从该过程中产生的潜在 影响。这使得能够以无浪费的方式配置FinFET，从而提供了晶体管之间 的小间距宽度H。
第二实施例的变形例
下面说明第二实施例的z^MI。图9 ^M示了第:i^旌御的半导体
装置的变形例的平面图。
在如图9所示的半导体装置10c的情况下，可将栅极接触器12ai和 12cl分别连接在栅极电极13al的各侧上。可将栅极接触器12a2和12c2 分别连接在栅极电极13a2的各侧上。结果，栅极接触器12d通过接触孔 17cl与栅极电极Bal连接，并且栅极接触器12c2通过接触孔17c2与栅 极电极13a2连接。
第三实施例
图10图示了本实施例的半导体装置的示例的平面图。图IIA是图1 所示的半导体装置的截面图。图IIB是图IO所示的半导体装置的截面图。 然而应注意的是，图IIA和图IIB所示的截面图是从图10中所示的方 向A观看的并且仅示出了在半导体基板A上的活性层11。
半导体装置10d具有分别在图1所示半导体装置10 (单输入栅极成 对晶体管)的活性层11各侧端上形成的伪活性层120a和120b。与其它活 性层11 一样，伪活性层120a和120b被形成在栅极电极13的下面层上。
在如图IIA所示的不含两个伪活性层120a和120b的情况下，活性 层11的图形重复性被中断，因此由于光刻的原因而使得活性层11 (l)和 11 (8)的图形比其它活性层更易于崩塌。为此，如图IIB所示，在活性层11 (l)一侧上形成有伪活性层120a， 并在活性层11 (8)—侧上形成有伪活性层120b。这防止了在两端处的活 性层11 (l)和11 (8)的图形的潜在崩塌。
第四实施例
图12是图示了本实施例的半导体装置的示例的平面图。
与第三实施例的原因相同，半导体装置10e具有分别在图7所示半 导体装置10b (双输入栅极成对晶体管)的活性层11各侧端上形成的伪活 性层120a和120b。与其它活性层11 一样，伪活性层120a和120b被形 成在栅极电极13的下面层上。
与第三实施例一样，本实施例通过设置伪活性层120a和120b，也 防止了在两端处的活性层11 (l)和11 (8)的图形的潜在崩塌。
第五实施例
图13是图示了本实施例的半导体装置的示例的平面图。图14A是 图1所示的半导体装置的截面图。图14B是图13所示的半导体装置的截 面图。然而应注意的是，图14A和图14B所示的截面图是从图13中所 示的方向A观看的并且仅示出了在半导体基板A上的栅极电极13。
半导体装置10f具有在图1所示的半导体装置10 (单输入栅极成对 晶体管)中形成的伪栅极电极121a和121b。伪栅极电极121a和121b被 形成为与栅极电极13平行并位于共源极区域S(A)和S(B)的旁边。
在如图14A所示的不含两个伪栅极电极121a和121b的情况下，栅 极电极13是孤立的，因此由于光刻的原因而使得图形很可能崩塌。
为此，如图14B所示，分别在栅极电极13旁边的各侧上形成有伪栅 极电极121a和121b。这防止了栅极电极13的图形的潜在崩塌。
第六实施例
图15是图示了本实施例的半导体装置的示例的平面图。
半导体装置10g具有在图7所示的半导体装置10b中形成的伪栅极 电极121a和121b。伪栅极电极121a和121b被形成为与栅极电极13al 和13a2平行，并位于共源极区域S(B)和S(C)的旁边。与第五实施例一样，本实施例通过设置伪栅极电极121a和121b， 也防止了栅极电极13al和Ba2的图形的潜在崩塌。
第七实施例
图16是图示了本实施例的半导体装置的示例的平面图。
在第一 第六实施例中，用于形成晶体管Trl的漏极DL的漏极区域 DL (参照图3)与用于形成晶体管Tr2的漏极DR的漏极区域DR的尺寸相 等。因此，晶体管Trl和Tr2的尺寸也相等。然而，不能依据FinFET的 配置来调整活性层U的数量。这会发生尺寸比不是1比1的情况。结果， 在一些区域中电流ID不会相互抵消。
对于半导体装置10h，下面通过以晶体管Trl与Tr2之间的尺寸比为 3:1的单输入栅极成对晶体管作为示例，来说明怎样实现全体电流方向的 匹配。
在本实施例中，如果尺寸比是3:1，则将FinFET分成两个区域区 域REG1和区域REG2，区域REG1包括使尺寸比为1:1的FinFET，区 域REG2比区域REG1大(或小)并包括剩余的FinFET。
图16中所示的附图标记L表示从漏极区域DL流出的电流ID，并 且附图标记R表示从漏极区域DR流出的电流ID。晶体管Trl由FinFET (1)、 FinFET (3)和FinFET (5) FinFET (8)形成。晶体管Tr2由FinFET (2) 和FinFET (4)形成。
因此，晶体管Trl和Tr2在尺寸上有所不同。然而，由于区域REG1 中的FinFET形成了互不相同的漏极区域，由于FinFET (l)和FinFET (4) 形成了共源极区域S(A)，并且由于FinFET (2)和FinFET (3)形成了共源 极区域S(B),因此该区域中晶体管Trl与Tr2之间的尺寸比为1:1。
在区域REG2中，全部的FinFET形成了晶体管Trl的漏极区域DL。 然而，FinFET (5)和FinFET (7)形成了共源极区域S(C),并且FinFET (6) 和FinFET (8)按照对称的方式形成了共源极区域S(D)，从而使从晶体管 Trl的漏极区域DL流出的电流ID的极性为0。
如上所述，考虑了电流ID之极性的FinFET的配置和连接防止了从该过程中产生的潜在影响，因此确保了区域REG2中的全体电流方向的 匹配。
应注意的是，即使晶体管Trl与Tr2之间的尺寸比为1:4，本实施例 也是优选适用的。
第七实施例的变形例
下面说明本实施例的变形例。图17是图示了本实施例的半导体装置 的变形例的平面图。
可按照图17所示的半导体装置10i那样，在区域REG2中配置并连 接FinFET 。
更具体地，在区域REG2中，FinFET (5)和FinFET (6)形成了共源极 区域S(C)，并且FinFET (7)和FinFET (8)按照对称的方式形成了共源极区 域S(D)，因此从晶体管Trl的漏极区域DL流出的电流ID的极性为0。
如图16和图17所示的FinFET的配置和连接确保了两个晶体管之间 的尺寸比不为1:1的成对晶体管中的全体电流方向的匹配。
第八实施例
图18是图示了本实施例的半导体装置10j的示例的平面图。
与第七实施例一样，通过以漏极区域DL与DR之间的尺寸比为3:1 的双输入栅极成对晶体管作为示例，来说明本实施例。
如图18所示，晶体管Trla由FinFET (1)、 FinFET (3)和FinFET (5) FinFET(8)形成，并且晶体管Tr2a由FinFET (2)禾卩FinFET (4)形成。
在区域REG1中，FinFET形成了互不相同的漏极区域。FinFET (1) 和FinFET (2)形成了共源极区域S(A)。 FinFET (3)形成了共源极区域 S(B)。 FinFET (4)形成了共源极区域S(C)。
在区域REG2中，全部的FinFET形成了相同的漏极区域DL 。 FinFET (5)和FinFET (7)形成了共源极区域S (C)，并且FinFET (6)和FinFET (8) 按照对称的方式形成了共源极区域S(E)，因此从晶体管Trla的漏极区域 DL流出的电流ID的极性为0。如上所述，考虑了电流ID之极性的FinFET的配置和连接防止了从 该过程中产生的潜在影响，因此也确保了区域REG2中的全体电流方向 的匹配。
第八实施例的变形例
下面说明本实施例的变形例。图19是图示了本实施例的半导体装置 的变形例的平面图。
可按照图19所示的半导体装置10k那样，在区域REG2中配置并连 接FinFET。
更具体地，在区域REG1中，按照与图7所示的FinFET (1) FinFET (4)相同的方式来配置并连接各FinFET。
在区域REG2中，FinFET (5)和FinFET (6)用于形成区域REG 1的共 源极区域S(A)和共漏极区域D(B)，并且FinFET (7)和FinFET (8)按照对 称的方式形成了共源极区域S(B)和共漏极区域D(C)，因此从晶体管Trla 的漏极区域DL流出的电流ID的极性为0。
图18和图19所示的FinFET的配置和连接防止了从该过程中产生的 潜在影响，因此确保了两个晶体管之间的尺寸比不为1:1的成对晶体管 中的全体电流方向的匹配。
第九实施例
图20是图示了本实施例的半导体装置的示例的平面图。
在本实施例中，配置有两个如图l所示的半导体装置10，从而减小 由基板方位产生的影响。
更具体地，在半导体基板上形成了如图20所示的半导体装置20， 并使得用于形成两个半导体装置10中所包含的成对晶体管的鳍式活性层 11被定位为相互垂直(两对晶体管连接在一起，其中的一对被垂直布置 着，另一对被水平布置着)。
这种配置使得由电流引起的从基板方位产生的影响减小。
在本实施例中，是将具有单输入栅极成对晶体管的半导体装置作为 示例。然而，也可将本实施例应用于具有双输入栅极成对晶体管、伪活性层或伪布线层的半导体装置上。因此，可能有各种组合。
因此，本实施例的半导体装置包括第一晶体管Td和第二晶体管
Tr2。第一晶体管和第二晶体管各由多个鳍式晶体管形成。第一晶体管和
第二晶体管被并联连接从而在电气方面共用源极。多个鳍式晶体管
FinFET各自包括鳍式活性层11。鳍式活性层11从半导体基板A上突出。 在鳍式活性层11的一端上形成有作为源极的源极扩散层19，并且在鳍式 活性层11的另一端上形成有漏极扩散层18，从而形成沟道区域。
鳍式活性层11被配置为平行地彼此相邻。漏极层DL和DR被配置 为使电流在第一晶体管Trl与第二晶体管Tr2中以相反的方向流过多个 鳍式晶体管FinFET。这不仅得到了无浪费的FinFET的配置，还提供了 活性层之间的小间距宽度。
结果，可以消除由于用于形成成对晶体管的各晶体管之间的电流流 动方向而从该过程中产生的潜在影响，从而提供了良好的匹配。
应注意的是，FinFET的配置和连接不限于上述各实施例，而是在本 发明的范围内可进行修改。
本领域技术人员应当理解，依据设计要求和其它因素，可以在本发 明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合及 改变。
权利要求
1. 一种半导体装置，其包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管各由多个鳍式晶体管形成，并且所述第一晶体管和所述第二晶体管被并联连接从而在电气方面共用源极，其中，所述多个鳍式晶体管各自包括鳍式活性层，所述鳍式活性层从半导体基板上突出，在所述鳍式活性层的一端上形成有用作所述源极的源极层且在所述鳍式活性层的另一端上形成有漏极层，从而形成沟道区域，所述鳍式活性层被配置为平行地彼此相邻，并且所述漏极层被布置为使得电流在所述第一晶体管与所述第二晶体管中以相反的方向流过所述多个鳍式晶体管。
2. 如权利要求l所述的半导体装置，其中，在所述漏极层与所述源极层之间的各个所述鳍式活性层上隔着绝缘 膜形成有栅极电极，并且各个所述鳍式活性层上的所述栅极电极被连接在一起。
3. 如权利要求l所述的半导体装置，其中，在所述漏极层与所述源极层之间的各个所述鳍式活性层上隔着绝缘 膜形成有栅极电极，所述第一晶体管中的各个所述鳍式活性层上的所述栅极电极被连接 在一起，并且所述第二晶体管中的各个所述鳍式活性层上的所述栅极电极被连接 在一起。
4. 如权利要求2所述的半导体装置，其包括适于维持各个所述鳍式 活性层的形态的伪活性层。
5. 如权利要求3所述的半导体装置，其包括适于维持各个所述鳍式 活性层的形态的伪活性层。
6. 如权利要求2所述的半导体装置，其包括适于维持各个所述栅极电极的形态的伪栅极电极。
7. 如权利要求3所述的半导体装置，其包括适于维持各个所述栅极 电极的形态的伪栅极电极。
8. 如权利要求l所述的半导体装置，其中，如果所述第一晶体管和所述第二晶体管的尺寸不同，则将所述多个 鳍式晶体管划分成第一区域和第二区域，所述第一区域由使得所述第一 晶体管与所述第二晶体管之间的尺寸比为1:1的鳍式晶体管形成，并且 所述第二区域由除了用于形成所述第一区域的鳍式晶体管之外的剩余鳍 式晶体管形成，并且在所述第二区域中所形成的各个鳍式晶体管的鳍式活性层按照对称 的方式形成所述第一晶体管或所述第二晶体管的漏极，使得从所述第一 晶体管或所述第二晶体管的漏极流出的电流相互抵消掉。
9. 如权利要求l所述的半导体装置，其包括多个晶体管，所述多个 晶体管包括所述第一晶体管和所述第二晶体管，其中，在所述多个晶体管中，所述第一晶体管和所述第二晶体管的 鳍式活性层按照与其它晶体管的鳍式活性层不同的方位定位，以减少由 所述半导体基板上的方位所产生的潜在影响。
全文摘要
本发明公开了一种半导体装置，其包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管各由多个鳍式晶体管形成，并且所述第一晶体管和所述第二晶体管被并联连接从而在电气方面共用源极，其中所述多个鳍式晶体管各自包括鳍式活性层，所述鳍式活性层从半导体基板上突出，在所述鳍式活性层的一端上形成有用作所述源极的源极层且在所述鳍式活性层的另一端上形成有漏极层，从而形成沟道区域，所述鳍式活性层被配置为平行地彼此相邻，并且所述漏极层被布置为使电流在所述第一晶体管与所述第二晶体管中以相反的方向流过所述多个鳍式晶体管。该半导体装置提供了集成的鳍式场效应晶体管之间的窄间距宽度和极好匹配。
文档编号H01L27/088GK101533843SQ20091011876
公开日2009年9月16日 申请日期2009年3月11日 优先权日2008年3月12日
发明者大石哲也, 安茂博章, 水村章 申请人:索尼株式会社