集成电路的封环结构的制作方法

专利名称：集成电路的封环结构的制作方法
技术领域：
本发明是有关于半导体组件，更特别地，是有关于集成电路的封环(seal ring ) 结构。
背景技术：
制造技术的改进促使整体功能块集成在单片IC上，而之前的整体功能块在 电路板上以多个芯片的形式实现。混合信号电路是一个特别重要的发展，其组 合模拟电路和数字电路在单片IC上。然而，实现混合信号电路的一个主要技术障碍是IC的不同端口 (例如，从数字端口到模拟端口)之间的噪声耦合。通常地，集成电路芯片包括一个封环，用以保护芯片免受潮湿降级(moisture degradation )或离子污染(ionic contamination)的影响。封环典型地由金属和才妻触/通孔层(contact/via layer)的 堆叠组成，并结合集成电路组件的制造，逐步地形成绝缘体和金属的序列沉积 (sequential depositions )。现已发现，噪声(例如可起源于数字电源信号线VoD或数字电路的信号焊盘的噪声)经过封环传送，并负面地影响敏感的模拟和/或射频(RF)电路的性 能。图1是传统的技术的封环结构524的概要的截面示意图。如图1所示，封 环结构524分为两个部分，即第一部分524a和与第一部分524a空间相隔的第二 部分524b。在第一部分524a和第二部分524b之间，有一个断开区域(chipped region) 525。第二部分524b包括一个导电环壁(conductive rampart) 701,由金 属层(Mi和M2 )和接触/通孔层(C和V!)的堆叠组成。第二部分524b进一步 包括位于导电环壁701之下的P+区域702和位于P+区域702之下的P井704。 P+区域702和P井704通过浅沟隔离(shallow trench isolation, STI)结构760 与位于第一部分524a的导电环壁601之下的P+区域602和P井604相隔。发明内容混合信号电路的经过封环的噪声负面地影响敏感的模拟和/或RF电路的性 能。本发明提供一种集成电路的封环结构以解决上述问题。本发明提供一种集成电路的封环结构，包括封环，沿着集成电路的周边 排列，其中，封环至少包括第一部分和第二部分，第二部分位于模拟和/或射频 电路块的外侧，且第二部分将模拟和/或射频电路块进行屏蔽；P+区域，形成于 P型衬底中，P+区域位于第二部分之下；以及浅沟隔离结构，围绕P+区域并横向 延伸至第二部分的导电环壁的底部。本发明另提供一种集成电路的封环结构，包括封环，沿着集成电路的周 边排列，其中，封环至少包括第一部分和第二部分，第二部分位于模拟和/或射 频电路块的外侧，并将模拟和/或射频电路块进行屏蔽；深N井，形成于P型衬 底中，深N井位于第二部分之下；P+区域，位于深N井之上；以及浅沟隔离结 构，围绕P+区域。本发明提供的集成电路的封环结构能减少衬底的噪声耦合。


图1是传统的技术的封环结构524的概要的截面示意图；图2是本发明一实施例的具有封环结构12的集成电路芯片10的平面示意图；图3是本发明的封环的第二部分布局(layout)的透视放大俯视示意图； 图4是本发明一实施例的概要的截面示意图； 图5是本发明另一实施例的概要的截面示意图； 图6是本发明再一实施例的概要的截面示意图；图7是本发明另一较佳实施例的具有封环结构12的集成电路芯片10a的平 面示意图。
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定组件。所属技术领域 的技术人员应可理解，制造商可能会用不同名词来称呼同一个组件。本说明书 及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差 异作为区分准则。在通篇说明书及权利要求中所提及的"包含"为开放式用语，故应解释成"包含但不限定于"。此外，"耦接"一词在此包含任何直接及间接的 电气连接手段。藉由以下的较佳实施例的叙述并配合全文的图2至图7说明本 发明，但以下叙述中的装置、组件与方法、步骤乃用以解释本发明，而不应当 用来限制本发明。本发明是关于集成电路的封环结构。封环结构的封环数量取决于设计的需 要而不是只限于下述实施例。如果是外部封环，那这个封环可以是一个连续封 环，而内部封环可被划分为至少两个部分，包括位于集成电路的敏感的模拟和/或RF电路块之前的导电环壁。位于导电环壁之下的深N井将模拟和/或RF电路进行屏蔽，免受衬底噪声 (例如经过外部封环传送的噪声)的影响，因而减少噪声耦合效应。连续的外 部封环防止水分和腐蚀性物质进入IC。本发明能通过延长内部封环的底部的分 离的金属环壁部分和/或通过移除内部封环的底部的分离的金属环壁部分的P 井，以减少或消除电阻式耦合噪声。当芯片衬底(bulk)的偏置电位和切换器的 地电位相连时，电阻式耦合是指切换器的瞬态跳变通过P+型衬底的接触孔和衬 底寄生电阻耦合到芯片的衬底电位。图2至图7中，相同的数字指示相同的区域、层或组件。请参考图2至图4， 图2是本发明一实施例的具有封环结构12的集成电路芯片10的平面示意图。 图3是本发明的封环的第二部分布局(layout)的透视放大俯视示意图。图4是 本发明一实施例的概要的截面示意图，进一步是为沿着图2的线路I-I，的概要的 截面示意图。如图2所示，集成电路芯片10包括至少一个模拟和/或射频(RF) 电路块14、数字电路16和围绕并保护模拟和/或RF电路块14和数字电路16的 封环结构12。集成电路芯片10进一步包括多个输入/输出(I/O)焊盘20。如上所述，噪 声(例如起源于数字电源VoD信号线或数字电路16的信号输出焊盘20a的噪声) 可经过封环传送并负面地影响敏感的模拟和/或RF电路14的性能。在图2中， 特别指示出噪声传送路径30。噪声也可经过衬底传送，并负面地影响敏感的模 拟和/或RF电路14的性能。本发明旨在处理此问题。根据本发明，沿着芯片周边排列的封环结构12包括连续的外部封环122和 非连续的内部封环124。尽管本实施例所示的封环结构12为双环结构，封环结 构的封环数量取决于设计需要而不是只限于本实施例。此外，尽管在本实施例 中外部封环122是连续的且内部封环124是非连续的，但内部封环既能是连续的又能是非连续的。内部封环124包括至少两个部分，即第一部分124a和与第 一部分124a空间相隔的第二部分124b。在第一部分124a和第二部分124b之间， 提供一个断开区域125。如图4所示，第一部分124a和第二部分124b主要位于P型衬底100的主 表面100a上。第一部分124a包括一个导电环壁201，导电环壁201包括堆叠的 金属层(例如Mi和M2)和接触/通孔层(例如C和Vt),并结合集成电路组件 的制造，逐步地形成绝缘体和金属的序列沉积。第一部分124a进一步包括位于 导电环壁201之下的P+区域202,根据本发明，在P+区域202之下可以不存在P 井。第二部分124b可直接位于模拟和/或RF电路块14的外侧，用以屏蔽经过 连续的外部封环122传送的噪声。更适合的是，第二部分124b的长度等于或大 于被屏蔽的模拟和/或RF电路块14的跨度(span)。在P型衬底100的主表面 100a上，第二部分124b包括导电环壁301,导电环壁301包括堆叠的环状硅层 300、金属层(例如Mi和M2)和接触/通孔层(例如C和Vi),并结合集成电路 组件的制造，逐步地形成绝缘体和金属的序列沉积。如图3所示，由斜线区域所指示的环状硅层300，位于导电环壁301的底部， 并围绕着P+区域302。在STI结构360上设置环状硅层300用以提供接触机械 力，并避免芯片切割(diesaw)问题。在导电环壁301的底部，STI结构360横 向延伸，以增加电阻值，从而减少衬底噪声耦合。在导电环壁301之下，第二部分124b进一步包括由STI结构360所环绕的 P+区域302。根据本发明，P+区域302具有一个最小化表面区，且可使用严格的 尺寸设计(dimension design)规则进行制造。P+区域302在制造过程中允许水 分或离子的通过。在另一实施例中，可省略P+区域302,或将其从导电环壁301 的下面移除。P+区域302的移除可增加电阻值，从而抑制衬底电阻式耦合噪声。 通过延伸STI至导电环壁301之下，并通过从内部封环124中移除P井，可减 少或消除电阻式耦合效应。图5是本发明另一实施例的概要的截面示意图。如图5所示，内部封环124 包括两个部分，即第一部分124a和与第一部分124a空间相隔的第二部分124b。 在第一部分124a和第二部分124b之间，提供一个断开区域125。第二部分124b 包括一个导电环壁301,导电环壁301包括堆叠的金属层(例如M1和M2)和 接触/通孔层(例如C和VI )。第二部分124b进一步包括位于导电环壁301之下的P+区域302。 P+区域302通过STI结构360，与位于导电环壁201之下的P+区 域202相隔，其中在导电环壁301的底部STI结构360，并未横向延伸。从封环 结构中移除P井以增加村底电阻值。图6是本发明再一实施例的概要的截面示意图。如图6所示，在内部封环 124的第二部分124b的导电环壁301之下，设置P+区域302、 STI结构360和 深N井310，其中，P+区域302位于深N井310之上，图6除深N井310之外 的其它结构与图4相同。根据本发明，深N井可具有一个大约19000-21000埃 的结深(junction depth )。深N井310可接地或耦接到供应电压，例如VDD。使 用本发明是有益的，因为深N井310位于第二部分124b之下，可抑制电容式耦 合。图7是本发明另一较佳实施例的具有封环结构12的集成电路芯片10a的平 面示意图，其中相同的数字指示相同的区域，层或组件。如图7所示，同样地， 集成电路芯片10a包括至少一个模拟和/或RF电路块14、数字电路16和围绕并 保护模拟和/或RF电路块14和数字电路16的封环结构12。集成电路芯片10a 进一步包括多个输入/输出(I/O)焊盘20。噪声(例如起源于数字电源Vdd信 号线或数字电路16的信号输出焊盘20a的噪声)可经过封环传送并负面地影响 敏感的模拟和/或RF电路14的性能。封环结构12包括连续外部封环122和非连续内部封环124。尽管本实施例 所示的封环结构12为双环结构，封环结构的封环数量取决于设计需要而不是只是非连续的，但外部封环既能是连续的又能是非连续的，内部封环同样既能是 连续的又能是非连续的。内部封环124包括至少两个部分，即第一部分124a和 第二部分124b。第二部分124b屏蔽经过外部封环122而传送的噪声。更适合的 是，第二部分124b的长度等于或大于被屏蔽的模拟和/或RF电路块14的跨度 (span )。第二部分124b的封环结构可类似于前述的图3和图4所示的结构。根据本 发明，第二部分124b可耦接独立的接地端或独立的供应电压。根据本发明，第 二部分124b可通过独立的焊盘和互连引线(interconnection trace )而耦接到独立 的接地端。在此使用的"独立"意p未着接地端、焊盘或供应电压不是模拟电路、 RF电路或数字电路所常用的。在本实施例中，第二部分124b可通过互连引线124c耦接一独立焊盘20b。互连引线124c可包括集成电路芯片10a的一个最顶金属层和一个铝层(图未显 示)。通过这样处理，第二部分124b可耦接独立的接地端(图未显示)或独立 的供应电压，例如Vss,因而显著地减少噪声耦合。上述的实施例仅用来例举本发明的实施方式，以及阐释本发明的技术特征， 并非用来限制本发明的范畴。任何所属技术领域的技术人员依据本发明的精神 而轻易完成的改变或均等性安排均属于本发明所主张的范围，本发明的权利范 围应以权利要求为准。
权利要求
1.一种集成电路的封环结构，其特征在于，该封环结构包括封环，沿着该集成电路的周边排列，其中，该封环至少包括第一部分和第二部分，该第二部分位于模拟和/或射频电路块的外侧，且该第二部分将该模拟和/或射频电路块进行屏蔽；P+区域，形成于P型衬底中，该P+区域位于该第二部分之下；以及浅沟隔离结构，围绕该P+区域并横向延伸至该第二部分的导电环壁的底部。
2. 如权利要求1所述的封环结构，其特征在于，该封环是非连续的，该第二 部分与该第 一部分空间相隔。
3. 如权利要求1所述的封环结构，其特征在于，进一步包括位于该封环之外 的连续的外部封环。
4. 如权利要求1所述的封环结构，其特征在于，该第二部分的长度等于或大 于该被屏蔽的模拟和/或射频电路块的跨度。
5. 如权利要求1所述的封环结构，其特征在于，该第二部分包括导电环壁， 该导电环壁包括堆叠的硅层、金属层或接触/通孔层，且该导电环壁结合该集成 电路的制造而形成。
6. 如权利要求1所述的封环结构，其特征在于，在该P+区域之下无设置P井。
7. —种集成电路的封环结构，其特征在于，该封环结构包括封环，沿着该集成电路的周边排列，其中，该封环至少包括第一部分和第 二部分，该第二部分位于模拟和/或射频电路块的外侧，并将该模拟和/或射频电 路块进行屏蔽；深N井，形成于P型衬底中，该深N井位于该第二部分之下； P+区域，位于该深N井之上；以及 浅沟隔离结构，围绕该P+区域。
8. 如权利要求7所述的封环结构，其特征在于，该封环是非连续的，该第二 部分与该第 一部分空间相隔。
9. 如权利要求7所述的封环结构，其特征在于，进一步包括位于该封环之外 的连续外部封环。
10. 如权利要求7所述的封环结构，其特征在于，该第二部分的长度等于或大于该被屏蔽的模拟和/或射频电路块的跨度。
11. 如权利要求7所述的封环结构，其特征在于，该深N井具有一个 19000-21000埃的结深。
12. 如权利要求7所述的封环结构，其特征在于，该深N井接地或耦接到 供应电压。
13. 如权利要求7所述的封环结构，其特征在于，该第二部分包括导电环壁， 该导电环壁包括堆叠的硅层、金属层或接触/通孔层，且该导电环壁结合该集成 电路的制造而形成。
14. 如权利要求7所述的封环结构，其特征在于，在该P+区域之下无设置P井。
全文摘要
本发明提供集成电路的多种封环结构，其中一种封环结构包括封环，沿着集成电路的周边排列，其中，封环至少包括第一部分和第二部分，第二部分位于模拟和/或射频电路块的外侧，且第二部分将模拟和/或射频电路块进行屏蔽；P⁺区域，形成于P型衬底中，P⁺区域位于第二部分之下；以及浅沟隔离结构，围绕着P⁺区域并横向延伸至第二部分的导电环壁的底部。本发明提供的集成电路的封环结构能减少衬底的噪声耦合。
文档编号H01L23/552GK101593737SQ20091013629
公开日2009年12月2日 申请日期2009年5月5日 优先权日2008年5月29日
发明者张添昌, 李东兴, 钟元鸿 申请人:联发科技股份有限公司