半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，尤其涉及具有超结(super-junction) 结构的半导体器件及其制造方法。
背景技术：
近年来，对电子设备的轻薄化的要求十分强烈，如液晶电视机、等离 子电视机、有机EL (电致发光)电视机等所代表的。与上述要求一起， 对电源设备的小型化和高性能化的要求也十分强烈。响应于该要求，在功 率半导体元件中，诸如高耐压化、大电流化、低损耗化、高速度化和高击 穿耐压化之类的性能改善己引起注意。例如，已知垂直功率MOSFET (金 属氧化物半导体场效应晶体管)是用于功率电子器件应用的开关元件。
MOSFET的导通电阻和耐压各自依赖于作为MOSFET的导电层的N 型区域的杂质浓度。虽然为了减小导通电阻而增大导电层的杂质浓度，但 是为了确保所需的耐压，难以将杂质浓度增大到等于或大于某个值。也就 是说，将MOSFET中源极区和漏极区彼此连接的半导体区域一般称为漂移 区(漂移层)。在MOSFET的导通状态时，漂移区成为电流通路，而在 MOSFET的关断状态时，基于从由漂移区和基区形成的pn结开始延伸的 耗尽层，MOSFET的耐压得到保持。
MOSFET的导通电阻依赖于导电层(漂移区)的电阻。为了实现低导 通电阻，希望增大漂移区的杂质浓度以减小漂移区的电阻。然而，增大漂 移区的杂质浓度使得耗尽层的延伸变得不充分，因此减小了耐压。也就是 说，虽然增大漂移区的杂质浓度使得导通电阻被减小，但是为了确保所需 的耐压，对杂质浓度的增大有所限制。如前所述，在MOSFET中，改善低 导通电阻和高耐压显示出折衷关系。因此，对于低功耗元件需要改善这种 折衷关系。已知一种称为"MULTI-RESURF (多降低表面场)"结构或超结结构 (以下通常称为"超结结构")的技术是一种突破该折衷的技术。该技术 例如在日本专利特开No. 2004-146689、 2006-313892和2007-149736以及 日本专利No. 3940518和3943732 (以下分别称为专利文献1至5)中有所 描述。
如专利文献1至5中所述，具有超结结构且包括漂移区的MOSFET具 有如下结构其中，p型柱状半导体区域(P型区、p型柱区和p型垂直 resurf层)禾n n型柱状半导体区域(N型区、n型柱区和n型垂直resurf 层)被周期性地、交替地或者以岛状形状布置在与半导体衬底的表面平行 的方向上。换言之，所涉及的MOSFET具有垂直resurf结构，其中p型柱 区和n型柱区被交替地、横向地且重复地布置在半导体层内，这些半导体 层被布置为保持半导体层之间的源电极和漏电极。
基于从由这些半导体区域形成的pn结开始延伸的耗尽层来保持耐 压。即使当通过为了低导通电阻而增大杂质浓度使得耗尽层的延伸变小 时，这些半导体区域的各自宽度也被变小，这使得这些半导体区域的完全 耗尽变得可能。在导通状态中，使得电流流经导电层的N型区，而在关断 状态中，P型区和N型区各自被完全耗尽，从而使得可以确保耐压。结 果，可同时改善MOSFET中的低导通电阻和高耐压。
如所描述的，超结结构依赖于各个p型半导体区域的宽度和每两个p 型半导体区域之间的各个n型半导体区域的宽度。当p型半导体区域和n 型半导体区域的各自宽度被进一步变窄时，n型半导体区域的杂质浓度可 被进一步增大。结果，可以实现导通电阻的进一步减小和更高耐压化。由 此可见，杂质浓度成为如下要点基于该要点确定耐压和导通电阻。
因此，关于优选形式，为了进一步增大耐压，打破p型半导体区域的 杂质和n型半导体区域的杂质之间的平衡(即，所谓的电荷平衡)变得重 要。也就是说，p型半导体区域中包含的杂质量和n型半导体区域中包含 的杂质量被彼此均衡，从而使杂质浓度变得等价于零，从而使得可以获得 高耐压。在反向偏置时(在关断状态时)，实现完全耗尽以保持高耐压， 而在零偏置时(在导通状态时)，使得电流流经用n型杂质进行了重度掺杂的n型半导体区域，从而超越材料限制而实现具有低导通电阻的元件。 具有超结结构的低导通电阻的元件对电路中的低功耗化有很大贡献。 然而，对于导通电阻的设计，打破超结结构部分的电阻、开关晶体管的导 通电阻、其他寄生电阻等之间的正常平衡变得重要。在与在硅表面中具有 沟道的平面型MOSFET相结合的情况下，为了通过使用超结结构来改善耐 压和导通电阻之间的折衷，需要使超结结构的横向周期变窄。另外，为了 减小整个元件的导通电阻，也需要使MOS栅极结构的横向周期(单元节 距，cell pitch)变窄。
因此，近年来，具有作为沟槽(trench)栅极结构的MOS栅极结构的 垂直MOSFET已被用于中等或低耐压应用，而不是使用与平面型 MOSFET的组合。垂直MOSFET具有这样的结构其中，栅绝缘膜形成 于基区中所形成的较浅的沟槽的内壁上，并且栅电极被形成为填充在该沟 槽中。在垂直MOSFET的情况下，针对晶体管节距可以实现高集成，这使 得在相同的半导体区域中可以获得大的有效栅宽。因此，垂直MOSFET适 合于低导通电阻。
另一方面，预期以下三种技术作为制造超结结构的方法。
(1) 通过利用离子注入方法将n型杂质和p型杂质分别引入到外延 层(由外延硅制成)中，并且该外延结构被重复形成多次以使得外延结构 顺次层叠，从而制造超结结构(称为"第一制造方法")。也就是说，第 一制造方法是多外延制造方法，其中同一外延生长被重复执行多次。
(2) 在厚外延层中形成沟槽，通过利用扩散方法等将杂质引入到沟 槽的侧表面中，并且在沟槽中填充绝缘材料或不导电材料(称为"第二制 造方法")。
(3) 在厚外延层中形成沟槽，并且在外延生长过程中在沟槽中填充 包含杂质的硅(称为"第三制造方法")。也就是说，第三制造方法是这 样一种方法其中， 一次形成的沟槽在外延生长过程中被回填了包含杂质 的硅(沟槽形成外延回填制造方法)。
此外，当垂直MOSFET被用作与超结结构相结合的开关晶体管时，如 何将第(1)至(3)项中所示的超结结构制造方法与形成较浅的沟槽彼此结合变得重要。
例如，超结结构己在低导通电阻化和芯片縮小化方面变得有效。然
而，构成超结结构的pn结的布置节距Pl和开关晶体管的栅极节距P2分 别存在最佳尺寸。因此，通常不能既满足布置节距Pl又满足栅极节距 P2。
pn结的布置节距Pl受深沟槽形成和杂质扩散的约束。而且，晶体管 是平面型还是垂直型的、浅沟槽技术、对栅漏电容Qgd的优化、制造工艺 线的分代等对栅极节距P2有所影响。
例如，提出了这样一种情况示例，其中如专利文献2所描述的结构的 情况那样，垂直晶体管的栅极节距被与超结结构的节距一起设定，或者是 这样一种情况示例，其中如专利文献3所描述的结构的情况那样，垂直晶 体管的栅极节距被加倍。
另外，还提出了这样一种情况示例，其中如专利文献4和5所描述的 结构的情况那样，使得超结结构和垂直晶体管结构的布置方向彼此垂直相 交，从而消除对相互节距的限制条件。

发明内容
然而，对于专利文献2和3中所描述的任一种结构，垂直晶体管的重 复节距被强制与超结结构的pn结节距相一致，这成为对低导通电阻化的 优化的限制条件。因此，可能无法正确地获得这两种性能。例如， 一般而 言，pn结的布置节距Pl在几十微米至十微米的范围内，并且栅极节距P2 在十微米至3微米的范围内。因此，栅极节距P2比pn结的布置节距Pl 更细。然而，对于专利文献2和3中所描述的任一种结构，栅极节距P2 被迫调整为pn结的布置节距Pl 。
虽然对于专利文献4和5中所描述的任一种结构，消除了相互节距的 限制条件，但是未提及晶体管节距的优化。
本发明是考虑到上述情况作出的，因此希望提供一种具有超结结构的 半导体器件，该半导体器件可用简单过程形成，并且可适当地获得超结结 构和垂直结结构二者的性能而不受其他布置节距的影响，还希望提供一种
9制造该半导体器件的方法。
为了达到上述要求，根据本发明一实施例，提供了一种半导体器件， 包括第一导电类型的第一半导体区域，布置在第一电极那侧；第二半导
体区域，具有第一导电类型的第一柱区和第二导电类型的第二柱区，其中 第一柱区和第二柱区成对地沿第二电极那侧的表面交替设置，所述第二电
极布置在与第一半导体区域的第一电极相反的一侧；第二导电类型的第三 半导体区域，形成在第二半导体区域的第二电极那侧的表面部分上；第一 导电类型的第四半导体区域，形成在第三半导体区域的一部分表面上以与 第二电极相连接；控制电极，各自隔着绝缘膜设在沟槽内，该沟槽的侧壁 被形成为与第三半导体区域和第四半导体区域中的每一个相接触。在该半 导体器件中，第二柱区是通过外延生长在第二半导体区域中所形成的各个 沟槽中填充第二导电类型的半导体而形成的，并且在同一方向上以条带形 状布置在布置有第三半导体区域和第四半导体区域的元件部分中；第一柱 区被形成为各自被夹在每两个第二柱区之间的区域；并且控制电极被以条 带形状布置，以便与第二柱区的纵向成45。角而垂直相交。
根据本发明另一实施例，提供了一种半导体器件，包括第一导电类 型的第一半导体区域，布置在第一电极那侧；第二半导体区域，具有第一 导电类型的第一柱区和第二导电类型的第二柱区，其中第一柱区和第二柱 区成对地沿第二电极那侧的表面交替设置，所述第二电极布置在与第一半 导体区域的第一电极相反的一侧；第二导电类型的第三半导体区域，形成 在第二半导体区域的第二电极那侧的表面部分上；第一导电类型的第四半
导体区域，形成在第三半导体区域的一部分表面上以与第二电极相连接； 以及控制电极，各自隔着绝缘膜设在沟槽内，沟槽的侧壁被形成为与第三 半导体区域和第四半导体区域中的每一个相接触。在该半导体器件中，第 二柱区是通过外延生长在第二半导体区域中所形成的各个沟槽中填充第二 导电类型的半导体而形成的，并且在同一方向上以条带形状布置在布置有 第三半导体区域和第四半导体区域的元件部分中；第一柱区被形成为各自
夹持在每两个第二柱区之间的区域；构成第二柱区的各个沟槽被形成为使 得在各个沟槽中出现(110)面取向(plain orientation);并且构成控制电极的各个沟槽被形成为使得在各个沟槽中出现(100)面取向。
根据本发明另一买施例，提供了一种半导体器件，包括第一导电类
型的第一半导体区域，布置在第一电极那侧；第二半导体区域，具有第一 导电类型的第一柱区和第二导电类型的第二柱区，其中第一柱区和第二柱 区成对地沿第二电极那侧的表面交替设置，所述第二电极布置在与第一半 导体区域的第一电极相反的一侧；第二导电类型的第三半导体区域，形成 在第二半导体区域的第二电极那侧的表面部分上；第一导电类型的第四半
导体区域，形成在第三半导体区域的一部分表面上以与第二电极相连接； 以及控制电极，各自隔着绝缘膜设在沟槽内，沟槽的侧壁被形成为与第三 半导体区域和第四半导体区域中的每一个相接触。在该半导体器件中，第 二柱区是通过外延生长在第二半导体区域中所形成的各个沟槽中填充第二 导电类型的半导体而形成的，并且在同一方向上以条带形状布置在布置有 第三半导体区域和第四半导体区域的元件部分中；第一柱区被形成为各自 被夹在每两个第二柱区之间的区域；控制电极被以条带形状布置，以便与 第二柱区的条带形状相交；并且构成控制电极的各个沟槽的侧壁中所出现 的晶面取向是如下的晶面取向该晶面取向与构成第二柱区的各个沟槽的 侧壁中所出现的晶面取向相比，在杂质被注入时的载流子迁移率更高。
根据本发明另一方面，提供了一种制造半导体器件的制造方法，包括 以下步骤在第一导电类型的第一半导体区域上形成第一导电类型的第二 半导体区域；在第二半导体区域中形成在同一方向上具有相同深度和相同 形状的第一沟槽，从而形成第一导电类型的第一柱区；通过外延生长在各 个沟槽中填充第二导电类型的半导体，从而形成第二导电类型的第二柱 区；在第二半导体区域的第二电极那侧的表面部分上形成第二导电类型的 第三半导体区域；在第三半导体区域的一部分表面上形成第一导电类型的 第四半导体区域；以及形成在同一方向上具有相同深度和相同形状的第二 沟槽以使得第二沟槽的侧壁与第三半导体区域和第四半导体区域的每一个 相接触，在各个第二沟槽的侧壁上形成绝缘膜，并且在各个第二沟槽中填 充电极构件，从而形成控制电极。在该半导体器件制造方法中，在形成第 一沟槽的步骤中并且在形成第二沟槽的步骤中，控制电极被以条带形状布置以与第二柱区的条带形状相交；并且执行设定以使得各个第二沟槽的侧 壁中所出现的晶面取向成为如下的晶面取向该晶面取向与各个第一沟槽
的侧壁中所出现的晶面取向相比，在杂质被注入时的载流子迁移率更高。
当垂直开关器件的控制电极的布置节距不受具有超结结构的pn柱对 的布置节距约束时，可根据用于处理的小型化最佳规则来制造垂直开关器 件。此外，可从导通电阻和耐压方面来优化pn柱对的布置节距。使得能 够改善载流子迁移率特性的晶面取向出现在用于控制电极的沟槽的各个侧 壁中，从而使得可以优化垂直开关器件的特性。
根据本发明，由于形成有pn柱对的超结结构是通过形成沟槽并利用 外延生长来填充沟槽而获得的，因此可用简单处理来形成半导体器件。除 此之外，晶体管节距可被变窄并且垂直开关器件的载流子迁移率特性被改 善，而不受其他布置节距的影响。结果，可适当地、满意地获得超结结构 的导通电阻性能和耐压性能以及垂直开关器件的开关特性。


图1A和1B分别是示出第一比较例的半导体器件的示意结构的剖视
图2A和2B分别是示出第二比较例的半导体器件的示意结构的鸟瞰
图3A和3B分别是各自示出根据本发明第一实施例的半导体器件的结 构的俯视图和鸟瞰图4A和4B分别是各自示出根据本发明第二实施例的半导体器件的结 构的俯视图和鸟瞰图5A和5B、图5C和5D以及图5E至5N分别是说明制造根据本发 明第一实施例的半导体器件的方法的鸟瞰图、剖视图和鸟瞰图。
具体实施例方式
以下将参考附图来详细描述本发明的优选实施例。当在实施例中对功 能元件彼此进行区分时，通过向功能元件添加诸如A、 B...的大写字母的
12标号来进行描述。另一方面，当特别在不区分的情况下进行描述时，在省 略这种标号的情况下进行描述。这也适用于附图。
另外，只要没有特别告知，就是在以下条件下进行下列描述的硅Si
用作基底材料，第一导电类型是n型，并且第二导电类型是p型。另外 "n-" 、 "n" 、 "n+"和"p-" 、 "p" 、 "p+"分别用于表示n型的浓 度和p型的浓度。当"n"用作浓度的基准时，"n+"标识n型杂质的浓 度高，且"n-"标识n型杂质的浓度低。这也适用于p型。当"-"或 "+"的数目更多时，其趋势相对更强。 比较例
图1A和1B以及图2A和2B分别是示出根据本发明第一或第二实施 例的半导体器件的比较例的视图。这里，图1A和1B分别是示出第一比较 例的半导体器件1X的示意结构的剖视图。而且，图2A和2B分别是示出 第二比较例的半导体器件1Z的示意结构的鸟瞰图。
半导体器件IX是具有如下结构的垂直功率MOSFET:其中，大量具 有平行pn结构的元件单元被彼此平行布置。如图1A和1B所示，半导体 器件1X包括n型外延层20 (20_1至20_6)，每一层在杂质浓度上都低于 高杂质浓度的n型衬底10，并且这些外延层是在高杂质浓度的n型衬底
(n+型漏极层)的表面上以预定节距布置的，其中该衬底10作为具有相 对高杂质浓度的第一导电类型的半导体层的示例。除了最低层(高杂质浓 度的n型衬底10那侧)之外，节距被设定为大致相等。
n型外延层20被划分成元件部分3 (超结元件区)和端接部分
(termination portion) 5 (外围结构区)。这里，具有平行pn结构的元件 单元2设在元件部分3中，其中该平行pn结构由p型半导体区域(p型柱 区)和n型半导体区域(n型柱区)的对构成。此外，端接部分5被设为 围绕元件部分3。在元件部分3中，p型柱扩散层22 (p型漂移层)和n型 柱扩散层24 (n型漂移层)分别以预定节距(各自等于n型外延层20
(20_1至20—6)的节距)形成在n型外延层20中。超结结构是由p型柱 扩散层22和夹在每两个p型柱扩散层22之间的n型柱扩散层24形成的。 p型柱扩散层22和n型柱扩散层24分别以条带形状形成，在与纸平面垂直的方向上延伸。在p型柱扩散层22的、与高杂质浓度的n型衬底10相 反一侧的表面的附近处选择性地形成p型基区26，以分别与p型柱扩散层 22相连。
关于p型柱扩散层22和n型柱扩散区24各自的尺寸示例，当击穿电 压(即，耐压)是Vb， p型柱扩散层22和n型柱扩散区24各自的深度 (厚度)是D (=ce VbA1.2:例如of0.024) [/mi]，其宽度是W[pm]，并且 杂质浓度是C时，满足C 7.2 x 10A16'VbA(-0.2)/b [cm-3]的关系。也就是 说，p型柱扩散层22和n型柱扩散区24各自的深度D和宽度W取决于耐 压(=击穿电压Vb)和杂质浓度C。当需要大约500至大约800V的击穿 电压时，宽度W被设定在1至10/mi的范围内，深度D被设定在大约30 至大约80/mi的范围内。此外，杂质浓度C被与此相对应地设定。由此还 可以看出，p型柱扩散层22和n型柱扩散区24各自的宽度W较窄且深度 D较深(即，长细比大)。
虽然未示出，但是与高杂质浓度的n型衬底10电连接的漏电极(第 一主电极)形成在高杂质浓度的n型衬底10的与n型外延层20相反那侧 的表面上。另外，各自与源电极接触的接触区域和n+型源极区形成在p型 基区26的表面部分上。源电极(第二主电极)被形成为与n+型源极区和 p型基区26的各表面相接触。另外，栅电极(控制电极)隔着栅绝缘膜形 成在由相邻p型基区26之间所夹持的n型柱扩散层24的表面上，以及相 邻的p型基区26和n+型源极区各自与n型外延层20的源电极相同表面侧 的表面上，以被源电极围绕。p型基区26、 n+型源极区、源电极和栅电极 也在与p型柱扩散层22和n型柱扩散层24各自方向相同的方向上以条带 形状形成。利用这种结构，半导体器件1X构成用于电子注入的n沟道 MOSFET，其将p型基区26的恰好在栅绝缘膜之下的表面部分作为沟道 区。
这里，在具有超结结构的垂直功率MOSFET中，适当设计半导体器件 进行有源操作的区域(对应于半导体器件IX的元件部分3)的结构和元 件外围部分(对应于半导体器件IX的端接部分5)中的结构是重要的。 特别地，端接部分5需要确保耐压等于或高于元件部分3中的耐压。也就是说，端接部分5的耐压特性可成为用于确定垂直功率MOSFET器件特性 的主要因素。
在端接部分5中，当p型柱区(对应于半导体器件IX的p型柱扩散 层22)和n型柱区(对应于半导体器件1X的n型柱扩散层24)各自在如 下状态中被完全耗尽时，依赖于纵向上耗尽层的厚度来确定耐压该状态 是适当电压在关断状态下被施加到漏电极的状态。因此，可通过增大n型 柱区的杂质浓度来减小导通电阻。然而，重要的是端接部分5确保下述耐 压该耐压考虑了关断状态下的耗尽层的横向延伸程度。此外，制造在横 向方向上延伸的耗尽层中防止电场到达临界电场的器件也是重要的。
换言之，在用于功率应用的半导体器件(包括用于功率应用的开关 MOSFET元件)中，为了确保高耐压(例如，等于或高于500V)而使用 如下的multi-resurf结构或超结结构其中，P型区域和N型区域被交替、 重复地布置，并且在反向偏置时被完全耗尽。该技术与MOSFET的结合使 得同时实现开关元件的低导通电阻和高耐压化。
现在，预期以下三种技术作为制造超结结构的方法。
(1) 第一制造方法通过利用离子注入方法将n型杂质和p型杂质 分别引入到外延层(由外延硅制成)中，并且多次重复形成外延结构以使 得外延结构顺次层叠，从而制造超结结构(多外延制造方法)。
(2) 第二制造方法在厚外延层中形成沟槽，通过利用扩散方法等 将杂质引入到沟槽的侧表面中，并且在沟槽中填充绝缘材料或不导电材 料。
(3) 第三制造方法在厚外延层中形成沟槽，并且在外延生长过程
中在沟槽中填充包含杂质的硅(沟槽形成外延回填制造方法)。 虽然对于实现这些制造方法存在各种问题，但现在特别描述以下问
题。首先，第一制造方法被用于制造半导体器件IX。在晶片表面(高杂 质浓度的n型衬底10)上生长具有高电阻的n型外延层20至具有大约 10/mi的厚度，并且通过利用离子注入方法形成p型半导体区域和n型半 导体区域。此后，生长具有高电阻的n型外延层(n型外延层20)，并形 成p型半导体区域和n型半导体区域。这些步骤被重复大约五至十次，从
15而形成p型柱扩散层22和n型柱扩散层24。例如，在多次外延生长中 (例如，在图1A所示的半导体器件IX—1中是在六次外延生长中)形成n 型外延层20。在各次生长过程中形成的六个外延层20—1至20_6顺次层 叠，从而形成n型外延层20。 p型柱扩散层22和n型柱扩散层24是通过 在深度方向上将多个扩散层22—1至22—6彼此耦合并且将多个扩散层24—1 至24—6彼此耦合而形成的，这些扩散层22—1至22_6和24—1至24_6是通 过利用离子注入和扩散而形成的。
因此，利用也称为多外延制造方法的第一制造方法，可以在元件部分 3和端接部分5中形成分布情况(profile)彼此不同的n型半导体区域和p 型半导体区域。第一制造方法的特征在于第一制造方法是相对容易实现 的，并且器件是针对引入到层叠的这些层中的杂质量和图案而制造的，从 而随意控制元件部分3和端接部分5中的杂质分布情况。
然而，p型柱扩散层22和n型柱扩散层24被交替布置到离硅表面大 约40至大约80pm的深度。结果，结构复杂化，并且诸如离子注入次数或 外延生长的层叠次数之类的处理数目相对较大，因此制造过程变得复杂。 此外，由于p型柱扩散层22和n型柱扩散层24在纵向上的连接所需要的 必要且足够的扩散温度和时间，横向扩散无法被忽略。因此，器件需要进 一步的相对小型化。相反，当试图减小温度和时间时，需要每一次都使外 延层厚度变薄。这对应于外延层的重复层叠次数的增大。因此，如图1B 所示，这引起上述的处理数目的进一步增大(在图1B的半导体器件1X_2 中是八次)。也就是说，芯片尺寸的减小和晶片成本的降低显示出折衷关 系。
关于第二制造方法，对于将被填充的绝缘材料而言，材料选择是重要 的。因此，有必要关注所选材料的绝缘击穿电压以及与作为基底材料的硅 (Si)的界面。此外，所填充的绝缘材料与硅(SO之间的热膨胀系数的 差异对可能由于将来的热处理而产生的晶体缺陷的产生施加影响，因此需
要对热膨胀系数采取预防措施。
另一方面，在半导体器件1X中，当希望形成具有平行pn结构的元件 单元2时，也希望应用第三制造方法。在这种情况下，在晶片衬底上生长n型外延层以具有40至80)um的厚度，然后以条带形状形成图案。此外， n型外延层被刻蚀成沟槽形状，从而形成深度与n型外延层大致相等或者 稍微浅些的沟槽(例如，深度在大约30至大约70/xm的范围内)。此后， 通过外延生长过程在沟槽中回填p型半导体。利用这种第三制造方法，存 在如下可能虽然处理数目较少，也可以实现具有高集成的超结结构。
然而，第三制造方法在以下两方面存在问题沟槽的外延生长期间防 止产生缺陷的条件方面，和控制掺杂杂质的量方面。特别地，因为在沟槽 形成期间所出现的由于晶面取向而在外延速度和杂质浓度中出现差异，所 以高精度地控制外延速度和杂质浓度、并获得没有任何这些缺陷的生产条 件是重要的。
另外，当采用垂直MOSFET作为将与超结结构相结合的开关晶体管 时，上述(1)至(3)项中所示的超结结构的制造和相对浅的沟槽的形成 二者如何彼此结合可能成为问题。这是因为构成超结结构的pn结的布置 节距Pl受深槽形成和杂质扩散的约束，而垂直MOSFET的栅极节距P2 受浅槽形成技术、栅漏电容器Qgd的优化、制造过程分代等的影响。因 此，pn结的布置节距Pl和栅极节距P2各自分别有最佳尺寸，所以要考虑 将采取的各种措施。然而，这些现有技术不一定能在性能足够的情况下同 时满足布置节距Pl和栅极节距P2 二者。
例如，图2A和2B所示的第二比较例的半导体器件1Z是超结结构和 平面型MOSFET彼此结合的结构示例。在这种情况下，设定平面型 MOSFET的栅极节距P2以获得与pn结(pn柱对)的布置节距Pl的一致 性(coherency)。当然，平面晶体管的栅极节距P2被强制获得与超结结 构中的元件单元2的节距(pn结的布置节距Pl)的一致性。因此，难以 打破基于超结结构的低导通电阻与对开关晶体管侧的性能(例如迁移率和 栅漏电容Qgd)优化之间的平衡。即使当使用垂直MOSFET而不是使用平 面型MOSFET时，以上内容也适用，只要设定垂直MOSFET的栅极节距 P2以获得与pn结的布置节距Pl的一致性。
为了应对上述情形，在本发明的任一实施例中，设计了一种结构，该 结构使得在采用预期与简单制造方法同样有效的第三制造方法时，pn结的布置节距P1和栅极节距P2分别具有最佳尺寸。因此，实现了半导体元件 的一种结构，该结构满意地确保了耐压并因而具有满意的开关特性，并且 实现了一种制造该半导体元件的方法。下文中将给出具体描述。 第一实施例
图3A和3B分别是各自示出根据本发明第一实施例的半导体器件1A 的结构的视图。这里，图3A是示意性地示出半导体器件1A的结构的俯视 图，且图3B是注意沿图3A的线A-A'所得到的XZ剖视图而获得的鸟瞰 图。图3A和3B各自是示意图，因此本发明决不限于这些图中的尺寸。这 也适用于稍后将描述的任何其他实施例。
第一实施例的半导体器件1A包括高杂质浓度的n型衬底110 (n+型 漏极层)的表面上的n型外延层120 (第一导电类型的第二半导体区 域)，其中该n型衬底110作为具有较高杂质浓度的第一导电类型的第一 半导体区域的示例。这里，n型外延层120的杂质浓度低于n型衬底110。 虽然图中未示出，但是漏电极(第一主电极)形成在对于高杂质浓度的n 型衬底110而言与n型外延层120相反一侧的表面上。
n型外延层120被划分成元件部分3 (超结元件区)和端接部分5 (外 围结构区)。这里，各自具有平行pn结结构并且各自由p型半导体区域 (p型柱区)和n型半导体区域(n型柱区)的对构成的元件单元2设在元 件区3中。此外，端接部分5被设为围绕元件部分3。例如，元件部分3 是几毫米(例如，2至5mm) X几毫米，且端接部分5的宽度是几百微 米。
在元件部分3中，通过外延生长而分别在沟槽121内形成构成超结结 构的多个p型外延埋层122 (第二导电类型的第二柱区)。同样，在端接 部分5中，通过外延生长而分别在沟槽121内形成构成超结结构的多个p 型外延埋层123 (第二导电类型的第二柱区)。也就是说，从高杂质浓度 的n型衬底IIO到与其相反一侧，p型外延埋层122和123在预定方向上 周期性地不仅布置在元件部分3中，而且布置在端接部分5中。结果，形 成超结结构。因此，各个p型外延埋层122和123起p型漂移层的作用。 此外，n型外延层120的、在由每两对p型外延埋层122和123所夹持的区域部分中的n型外延层124 (第一导电类型的第一柱区)起n型漂移层 的作用。
使得n型外延层120的整个表面具有相同的杂质浓度，从而元件部分 3中的n型外延层124和端接部分5中的n型外延层124被形成为具有相 同的杂质浓度。此外，在掩埋沟槽121时使得元件部分3和端接部分5具 有相同的杂质浓度，从而p型外延埋层122和123被形成为具有相同的杂 质浓度。
虽然这里为了简明而省略了图示，但是必要时在端接部分5之间的边 界区域中形成p型保护环(guard ring)，并且必要时在端接部分5外围的 n型外延层120的源电极那侧的表面部分中形成沟道阻断(channel stopper)。这也适用于稍后将描述的任何其他实施例。
获得了具有超结结构的半导体器件1A，其中，p型外延埋层122和 123与n型外延层124构成的对被交替、重复地布置在高杂质浓度的n型 衬底110上所形成的n型外延层120内。半导体器件1A的下表面侧的高 杂质浓度的n型衬底110成为高电压电极(漏电极)，并且与高杂质浓度 的n型衬底110相反的一侧成为低电压电极(源电极)。通常，低电压电 极用在接地电位。
p型柱区(p型外延埋层122和123)和n型柱区(n型外延层124) 在其剖视结构中成为p型柱状半导体区域和n型柱状半导体区域的对。也 就是说，p型外延埋层122和123分别以柱状形状(在Y方向上)布置在 构成n型柱区的n型外延层120内。n型外延层124作为每两对p型外延 埋层122和123之间所夹持n型柱半导体区域，也是以柱状形状布置的。 另一方面，p型柱区和n型柱区的平面结构使得p型外延埋层122和123 分别以条带形状布置在构成n型柱区的n型外延层120中。此外，n型外 延层124作为每两对p型外延埋层122和123之间所夹持的n型柱状半导 体区域，也是以条带形状布置的。
在图3A和3B所示的布图中，构成超结结构的沟槽121和填充在沟槽 121中的p型硅外延层(p型外延埋层122和123)分别在这些图中彼此平 行地在Y方向上延伸，以便具有条带布置。在这种情况下，当注意元件部分3外围的端接部分5时，特征是沟槽121和其中所填充的p型硅外延 层不仅在元件部分3 (器件主要部分)内而且直至端接部分5都在纵向上
(在Y方向上)分别延伸，并且在X方向上以与元件部分3中大致相同的 节距和尺寸(宽度和深度)彼此平行地布置。"宽度"表示关于以下方向
(X方向)的宽度沿着该方向，在同一深度位置上交替出现p型外延埋 层122和123以及n型外延层124。"大致相同"表示大约几个百分比
(例如，5%或更小)的差异是允许的。在这种情况下，注意到虽然用于形 成p型外延埋层122和p型外延埋层123的沟槽121被大致以相等的沟槽 宽度间隔和相等的沟槽间隔(按布置节距)重复形成，但这对于本发明不 是必需的。然而，在"大致相同"而非任何其他情况的情况下，获得以下 优点可以均匀地形成器件，并且也可以有利于改善端接部分5中的高耐 压。
这里，p型外延埋层122和123是通过应用第三制造方法而形成的。 也就是说，p型外延埋层122和123 (第二导电类型的条带状柱区)大致 以相同尺寸(宽度和深度)并且在预定方向上大致以相同节距而形成在器 件的整个区域上。此外，p型外延埋层122和123是基于沟槽的形成和p 型(第二导电类型)半导体的外延生长而制造的。此时，各个p型外延埋 层122和123被以12或更大的长细比形成，以具有3/xm或更小的宽度。 注意，这并不以意味着宽度的下限是0/im，宽度的下限取决于各个p型外 延埋层122和123或n型外延层124的的耐压Vb和杂质浓度C，并且被例 如设定为大约1/mi。用于以12或更大的高长细比来"挖掘"沟槽的技术 例如可以由感应耦合等离子(ICP)刻蚀机或反应离子刻蚀(RIE)的进行 来实现。或者，也可以采用由诸如各向异性刻蚀或LIGA处理之类的硅深 刻蚀技术所代表的专门制造方法。
如前所述，第一实施例的半导体器件1A是这样一种器件其中，p型 外延埋层122 (半导体P型区域)和n型外延层124 (半导体N型区域) 被交替、重复地布置，并且在反向偏置时被完全耗尽。在这种情况下，与 高杂质浓度的n型衬底IIO整体地形成n型外延层124 (第一导电类型的 柱区)，以覆盖高杂质浓度的n型衬底IIO的整个表面。此外，通过重复形成条带状沟槽而形成元件部分3中的p型外延埋层122 (第二导电类型 的柱区)。除此之外，在与各个p型外延埋层122相同的方向上并且以与 各个p型外延埋层122相同的布置关系来在围绕元件部分3的端接部分5
(外围区域)中形成p型外延埋层123。
也就是说，使得p型外延埋层123在与p型外延埋层122的各个条带 的延伸方向相同的方向上延伸，并且在条带的重复方向上彼此远离地布 置。在这种结构的形成期间，在作为第一导电类型的n型外延衬底(n型 外延层120)上形成n型区域(n型外延层124)。此外，在n型外延层 120中形成沟槽之后，通过利用外延生长在各个沟槽中填充p型半导体而 形成P型区域(p型外延埋层122和123)。此时，使得沟槽宽度和沟槽 开口中的晶面取向都为恒定的。
采用这样的制造方法和结构使得在沟槽的形成及p型外延埋层122和 123的形成期间，在芯片内(即，在元件部分3内)和在晶片的整个面积 上(即，直至端接部分5)可以实现大致相同的晶面取向和沟槽开口面积 比，而不出现不同的硅衬底晶面取向。结果，可在制造时获得稳定的超结 结构。此外，对图案优化的研究变得容易，并且图案设计变得简单，而不 依赖于规格。由于端接部分5被形成为与元件部分3具有相同的结构，因 此可以在便宜的制造过程中制造半导体器件1A，而不增大处理数目。此 外，当p型外延埋层123的条带布置在晶片的整个表面上延伸超过半导体 器件1A时，只要器件侧边缘(半导体器件1A中端接部分5的最外围部 分)中的p型外延埋层123被用作沟道阻断，就不必专门形成沟道阻断
(可以减少沟道阻断)。
例如，当使得端接部分5中p型外延埋层123的各个沟槽开口尺寸
(宽度)比元件部分3中p型外延埋层122的各个沟槽的宽度窄得多时， 一般而言，刻蚀深度变浅，因此深度方向上各个p型外延埋层122的尺寸 变得不稳定。另外，与此相反，当各个沟槽开口尺寸(宽度)太大时，换 言之，当各个长细比(深度/宽度)太小时，引起了如下问题在随后形成 p型外延埋层123时，通过外延生长无法给沟槽充分填充p型半导体。另 外，当使得端接部分5中p型外延埋层123的各个沟槽的延伸方向不同于元件部分3中p型外延埋层122的各个沟槽的延伸方向(例如，使得与其 垂直)时，这种沟槽受衬底(高杂质浓度的n型衬底110)的晶面取向影 响。结果，引起这样的问题在随后形成p型外延埋层123时，通过外延 生长无法给沟槽充分填充p型半导体，并且引起诸如异常生长之类的不均 匀性等。
另一方面，在第一实施例的半导体器件1A中，以12或更大的长细比 形成各个p型外延埋层122和123以具有3pm或更小的宽度，从而解决了 上述问题。结果，端接部分5中的特性变得稳定，使得实现端接部分5中 的高耐压化。这是因为以下方面对端接部分5中的高耐压化有所贡献在 沟槽的形成期间，晶面取向和形状(具有纵向的矩形条带)都被固定，从 而保持刻蚀形状恒定，并且在通过p型半导体的外延生长来填充沟槽期 间，使得晶面取向和形状都为恒定，因此外延生长条件被稳定保持。
此外，在第一实施例的半导体器件1A中，在与具有以条带形状布置 的元件单元2 (构成超结结构)的高杂质浓度的n型衬底110相反那侧的 表面部分上的各个MOSFET是以将沟槽栅极结构作为MOS栅极结构的n 沟道垂直MOSFET 150的形式构造的，而不是以平面型MOSFET的形式 构造的。
除此之外，第一实施例的半导体器件1A采用垂直MOSFET 150的布 置形式。具体地，在p型外延埋层122 (第二导电类型的柱区)和n型外 延层124 (第一导电类型的柱区)被交替、重复布置的超结结构上所布置 的垂直MOSFET的特征是虽然在相对浅的沟槽内形成栅氧化膜和栅电 极，但是栅电极相对于图3A和3B中的Y轴方向在一侧成45°角(顺时 针方向被设定为正)而彼此平行延伸。
图3A和3B示出条带状布置的示例，其中，各个沟槽154(即，各个 栅电极158)与作为各个沟槽121的延伸方向的￥轴方向顺时针成45°角 而相交。然而，与此相反，也可以采用条带状布置，以使得各个沟槽154 与Y轴方向逆时针成45。角地相交。
在第一实施例的半导体器件1A中，如图3A和3B所示，p型基区 151被形成在元件部分3的表面部分侧的整个表面上，以与p型外延埋层
22122和n型外延层124二者都接触。p型基区161被以条带形状选择性地形 成在与各个p型外延埋层122相同的方向上，以与p型基区151的表面上 相应的p型外延埋层122对准。因此，在第一实施例中，p型基区161的 布置节距也被调整到超结结构的节距。在元件部分3中，超结结构的高耐 压结构的节距(p型外延埋层122的重复节距) 一般在大约10pm以上至 大约几十微米的范围内。p型基区151的杂质浓度和各个p型基区161的 杂质浓度可以彼此相同。因此，从根本上来说，p型基区151与各个p型 基区161之间的区分并非必需。
n型源极区152被选择性地形成在p型基区151的表面上。注意，关 于图3A和3B中的平坦表面侧，为了简洁而在其图示中省略了分别形成在 各个沟槽154两侧的n型源极区152。此外，多个沟槽154各自具有相对 浅的深度(各自浅于各个沟槽121)并且各自从n型源极区152中的相应 一个通过p型基区151延伸到p型外延埋层122和n型外延层124中的相 应一个，这多个沟槽154被布置并形成为分别对应于n型源极区152。在 这种沟槽栅极结构中，为了确保沟道，各个沟槽154的底部部分被形成为 与p型基区151相等或者更深。
在各个沟槽154的内壁上形成栅氧化膜156 (栅绝缘膜)，并且隔着 栅氧化膜156中的相应一个而在每个沟槽154中填充栅电极158。虽然未 示出，但是源电极被形成在n型源极区152的上层侧，并且通常彼此连 接。利用这些结构，栅电极158、 n型源极区152和p型基区151构成用于 电子注入的n沟道MOSFET，其在沟槽154中相应一个沟槽的侧壁上具有 沟道区，沟道区在p型基区151形成的表面上。
这里，在第一实施例的半导体器件1A中，用于形成p型外延埋层122 和123的相对深的沟槽121 (比沟槽154深)被形成为使得在沟槽121的 侧壁中出现(110)面取向。此外，通过包含作为第二导电类型的p型杂 质的硅的外延生长而在沟槽121内形成p型外延埋层122和123。
此外，作为超结结构上所布置的开关元件的MOSFET具有如下垂直结 构其中，对于选择性地形成在p型基区151的表面部分上的每个n型源 极区152，在沟槽154内形成栅氧化膜156和栅电极158 (以下称为"垂直MOSFET 150")。此外，垂直MOSFET 150被形成为使得在沟槽154 的侧壁中出现(100)面取向。关于此结构，使得超结的深沟槽121的延 伸方向(Y轴方向)和垂直MOSFET 150的沟槽154的延伸方向在一侧彼 此成45°角而相交。用于形成超结结构的沟槽121和用于形成垂直 MOSFET的沟槽154优选地被以相等的沟槽宽度间隔和相等的沟槽间隔
(以布置节距)来重复布置。
如所描述的，设在超结结构上的形成各垂直MOSFET 150的沟槽154
(即，栅电极158)被以条带形状彼此平行布置，以与Y轴方向成45。角 延伸。在这种情况下，栅电极158的特征是栅电极158被大致以相等节 距并且大致以相等尺寸(宽度和深度)彼此平行地布置在元件部分3中。
"宽度"表示关于在同一深度位置处与Y轴方向成45°角所构成的方向 的宽度。"大致相同"表示大约几个百分比(例如，5%或更小)的差异是 允许的。注意，虽然在这种情况下，用于形成栅电极158的沟槽154被大 致以相等的沟槽宽度和相等的沟槽间隔(以相等的布置节距)重复，但这 对于本发明不是必需的。然而，在"大致相同"而非任何其他情况的情况 下，获得以下优点可以均匀地形成垂直MOSFET 150。另外，沟槽154 被相对于Y轴方向成45°角而形成，这使得(100)面取向被暴露，作为 沟槽154的深度方向上的底部部分和侧表面各自的硅晶面取向。因此，暴 露了 (100)面取向的、沟槽154的底部部分和侧表面上所形成的栅绝缘 膜确保了与(100) Si衬底的表面上所形成的栅绝缘膜相同的膜质量和界 面级别，其中(100) Si衬底一般用在MOS器件、BiCMOS (双极互补金 属氧化物半导体)器件、BCD (二进制编码的十进制)器件等中。因此， 存在可以形成高度可靠的栅绝缘膜的优点。
硅衬底面取向被用于基于深沟槽121形成pn柱(超结结构)，以获 得(110)面取向。除此之外，开关器件的垂直MOSFET 150的栅电极
(浅沟槽154的侧壁)被给予45°的偏移，以使得出现(100)面取向。 垂直MOSFET 150用作在n型外延层124 (n型柱区)上具有沟道的开 关，而垂直MOSFET 150对p型外延埋层122 (p型柱区)的开关操作没 有贡献，因为其仅与p型基区151集成。关于第一特征，在两种沟槽的形成期间，使得两种沟槽彼此倾斜相交
(在第一实施例中以45°角)。结果，可根据小型化最佳规则来制造垂直 MOSFET 150，其中晶体管节距不受超结结构的pn结的布置节距Pl限 制。通常，各个沟槽154比各个沟槽121浅，因此可根据更微小的处理规 则来制造垂直MOSFET 150的各个沟槽154。
关于第二特征，在使用硅(Si)作为基底材料的情况下，当形成超结 结构的各个沟槽121以获得(100)面取向时，使得每个沟槽121和每个 沟槽154彼此以45。角相交，这使得为用于垂直MOSFET 150的栅电极的 各个相对浅的沟槽154的侧壁选择(100)面取向。电导率(具体地，在 注入杂质时的载流子迁移率)取决于半导体的晶体的面取向而不同。然 而，在硅的情况下，由于(100)面取向的特征是界面级别数较少并从而 迁移率高，因此使低导通电阻和阈值电压Vth稳定。结果，获得了满意的 开关特性。
关于第三特征，在两种沟槽的形成期间，使得两种沟槽彼此倾斜相交 (在第一实施例中以45。角)，这使得没有必要考虑两种沟槽之间的位置 不对准的影响。因此，在制造时获得稳定的超结结构。
如所描述的，在第一实施例中，超结结构是通过外延生长在各个深沟 槽121中填充包含p型杂质的硅而形成的，并且沟槽121被形成为使得在 沟槽121个各个侧壁中出现(110)面取向。除此之外，在与各个沟槽121 的纵向成45。角的方向上布置具有沟槽154 (各个沟槽154具有预定栅宽 度)的垂直MOSFET 150，从而构造垂直MOSFET 150以使得在浅沟槽 154的各个侧壁中出现(100)面取向。结果，可分别以最佳节距来布置深 沟槽121和浅沟槽154，从而实现低导通电阻，并且使得稳定外延填充属 性(基于对各个深沟槽121的面取向的设定)与正向压降Vfb的稳定化 (基于对各个浅沟槽154的面取向的设定)彼此兼容。
在用于电源应用的开关MOSFET元件中，为了确保500V或更高的高 耐压而使用如下的超结结构其中，P型柱区和N型柱区被重复地布置， 并且在施加反向偏置时被完全耗尽。该技术与MOSFET的结合使得可以同 时实现开关元件的低导通电阻和高耐压。在该技术与栅金属掩埋型垂直开
25关晶体管的结合中，调节超结结构中的沟槽面取向和垂直开关器件的控制
电极中的沟槽面取向使之彼此成45°角，这使得获得超结结构和垂直开关 器件二者的最佳性能与芯片面积的减小可以彼此兼容。 第二实施例
图4A和4B分别是各自示出根据本发明第二实施例的半导体器件1B 的结构的视图。这里，图4A是示意性地示出半导体器件1B的结构的俯视 图，且图4B是注意沿图4A的线A-A'得到的XZ截面而获得鸟瞰图。
在第二实施例的半导体器件1B中，在第一实施例的结构基本适用于 超结结构的同时，垂直MOSFET 150的布置形式稍微改变。考虑该改变的 基本方式的特征是虽然在垂直MOSFET中，栅极的栅氧化膜156和栅电 极158是在浅沟槽154内形成的，但是栅电极158在图中的Y轴方向的两 侧以45°角彼此平行地延伸(即，与Y轴方向成士45。角)。也就是 说，在第二实施例中，各个沟槽154 (即，各个栅电极158)既具有第一 条带状布置也具有第二条带状布置，其中第一条带状布置与作为各个沟槽 121的延伸方向的Y轴方向顺时针成45。角地相交，且第二条带状布置与 Y轴方向逆时针成45。角地相交。因此，基于第一和第二条带而以栅格形 式(以相对于Y轴倾斜的方形栅格形式)布置栅电极158。其他方面与第 一实施例中相同。
关于超结中的各个深沟槽121的延伸方向(Y轴方向)和垂直 MOSFET 150的各个沟槽154的延伸方向，与作为沟槽121的延伸方向的 Y轴方向成+45。角相交的沟槽154被定义为沟槽154a。另一方面，与Y 轴方向成-45°角相交的沟槽154被定义为沟槽154b。用于形成超结结构 的沟槽121和用于形成垂直MOSFET 150的沟槽154优选地被分别以相等 的沟槽宽度间隔并以相等的沟槽间隔(以布置节距)来重复。虽然这种重 复产生方形栅格结构，但是图案的特征是沟槽154a和154b与超结结构 的pn结方向分别成土45。角地倾斜。
与Y方向分别成士45。角的两个方向对应于在硅晶体方面具有相同特 征的面取向。因此，在分别沿着这些面取向而形成的垂直MOSFET 150的 栅极的两个方向上的相对浅的沟槽154a和154b在其侧表面(侧壁)中都
26具有(100)面取向。关于结构，同样，开关器件的垂直MOSFET 150的 栅极(浅沟槽154的侧壁)被给予45°的偏移，以使得在浅沟槽154的侧 壁中出现(100)面取向。
因此，与第一实施例的情况类似，垂直MOSFET 150用作在n型外延 层124 (n型柱区)上具有沟道的开关，而垂直MOSFET 150对p型外延 埋层122 (p型柱区)的开关操作没有贡献，因为其仅与p型基区151集 成。结果，在第二实施例中也类似地获得了第一实施例所特有的第一至第 三特征。
这里，当第一和第二实施例被彼此比较时，第二实施例具有以下优 点与第一实施例的情况相比，垂直MOSFET 150被密集布置。另外，即 使当沟槽154是在与Y方向分别成士45。的两个方向上形成时，与第一实 施例的情况类似，(100)面取向也被暴露为沟槽154的深度方向上的底 部部分和侧表面各自的硅晶面取向。因此，暴露了 (100)面取向的、沟 槽154的底部部分和侧表面上所形成的栅绝缘膜确保了与(100) Si衬底 的表面上所形成的栅绝缘膜相同的膜质量和界面级别，其中(100) Si衬 底一般用在MOS器件、BiCMOS器件、BCD器件等中。因此，存在可以 形成高度可靠的栅绝缘膜的优点。
制造方法
图5A至5N分别是说明制造根据本发明第一实施例的半导体器件1A 的方法的视图。此外，图5A至5N示出了元件部分3 (在其中央附近)和 从元件部分3到端接部分5的部分(对应于沿图3A的线A-A'得到的截 面)。在这些图中，左侧的图5A、 5C、 5E、 5G、 51、 5K和5M各自示出 了元件部分3的中央部分，而右侧的图5B、 5D、 5F、 5H、 5J、 5L和5N 各自示出了从元件部分3到端接部分5的部分以及该部分的边界部分。注 意，在各个图5C至5F中，为了简单而省略了对高杂质浓度的n型衬底 110的图示。
如前所述，应用沟槽形成外延回填制造方法(第三制造方法)，从而 形成p型外延埋层122和123，其中在沟槽形成外延回填制造方法中，在 厚外延层(n型外延层120)中形成沟槽，在通过外延生长一次形成的各个沟槽中回填包含杂质的硅。沟槽形成和掩埋生长的次数可被设定为一 次。
首先，在构成漏极层的高杂质浓度的n型衬底110上形成n型外延层 120。此时的杂质浓度例如被设定为大约5E14至大约1E16个离子/cmA3。 此外，以能够满足最终所需的p型外延埋层122和123的宽度W和深度D 的长细比(参考图5A和5B)，利用光刻胶、氧化膜硬掩模等，通过刻蚀 处理，在元件部分3和端接部分5 二者中，在高杂质浓度的n型衬底110 上所形成的n型外延层120内形成沟槽(沟槽121)。此时，在器件的整 个区域上，大致以相同尺寸、大致以相同节距并且在给定方向上形成用于 p型外延埋层122和123的沟槽121 (使得各个沟槽121的宽度和重复节距 在整个区域上恒定)。另外，优选地，以1至3pm的宽度和12或更大的 长细比来形成p型外延埋层122和123。
此后，通过外延生长在各个沟槽121中填充p型半导体，从而形成超 结结构。例如，稍后将构成p型外延埋层122和123的p型外延埋层125 被通过外延方式生长，以填充在各个沟槽121中(参考图5C和5D)。此 外，在稍后将构成p型外延埋层122和123的p型外延埋层125被外延地 生长以填充在各个沟槽121中之后，p型外延埋层125被通过利用化学机 械抛光(CMP)技术等向后抛光，直到n型外延层124的表面被暴露为 止，从而使p型外延埋层125的表面经历镜面抛光处理。结果，获得了填 充在各个沟槽121中的p型外延埋层122和123 (参考图5E和5F)。
通过执行上述处理，获得了如下的超结结构其中，p型外延埋层 122和123与n型外延层124的对被大致以相同宽度且大致以相同节距而 交替、重复地布置在高杂质浓度的n型衬底110上所形成的n型外延层 120内。n型外延层124是从n型外延层本身形成的。此外，各个p型外延 埋层122和123是通过外延生长而在n型外延层120中所形成的各个沟槽 121中填充包含预定浓度的杂质的p型半导体而形成的。沟槽121大致以 相同尺寸、大致以相同节距并且在给定方向上形成在器件的整个区域上。 因此，通过利用外延生长在各个沟槽121中填充n型半导体，在器件的整 个区域上大致以相同尺寸、大致以相同节距并且在给定方向上形成了 p型外延埋层122和123的各个对。
在p型外延埋层125的表面通过利用CMP技术等而经历镜面抛光处 理之后，在端接部分5那侧外围的n型外延层120的表面部分中形成沟道 阻断140。此外，必要时在与元件部分3的边界区域的表面部分上布置保 护环部分147 (参考图5H)。
此外，在元件部分3那侧形成构成MOSFET的各种要素，例如基区、 栅绝缘膜、栅电极、源极区和源电极，从而完成具有超结结构的垂直 MOSFET。例如，在对于p型外延埋层122而言与高杂质浓度的n型衬底 110那侧相反一侧的表面上形成掩模以便与p型外延埋层122对准，并且 在该状况下，注入具有预定浓度的杂质以形成p型半导体区域(参考图 5G和5H)。结果，在元件部分3中形成p型基区151和161以与p型外 延埋层122相连接。在图5G和5H中，为了简单而省略了对平坦表面侧的 任何n型源极区的图示。注意，虽然与前述图3A和3B相一致地给出描 述，但是p型基区151的杂质浓度和p型基区161的杂质浓度可以彼此相 同。因此，从根本上来说，p型基区151与p型基区161之间的区分并非 必需，因此可以不必专门形成p型基区161。
此外，通过利用光刻胶或氧化膜硬掩模执行刻蚀处理而在p型基区 151的表面中形成各自比各个沟槽121浅的沟槽(沟槽154)，从而通过p 型基区151到达相应的p型外延埋层122和相应的n型外延层124 (参考 图5I和5J)。
此时，每个沟槽121与每个沟槽154之间的角度被设定为45° 。该设 定表示当使用硅作为基底材料时，以条带形状来布置栅电极158以分别与 pn柱对(特别地，p型外延埋层122)的沟槽121的条带相交。此外，该 设定表示被如下设定的情形构成栅电极158的沟槽154的各个侧壁中所 出现的晶面取向成为如下面取向当杂质被注入时，载流子迁移率比沟槽 121的各个侧壁中所出现的晶面取向更高的面取向。
此外，在各个沟槽154内形成栅氧化膜156 (栅绝缘膜)，此后，在 各个沟槽154中填充例如成为各个栅电极158的n型多晶硅材料，从而分 别在各个栅电极158的两侧平行地形成n型源极区152 (参考图5K和5L)。形成n型源极区152和形成沟槽154的顺序可被反转。注意，对于 图5K和5L中的平坦表面侧，为了简单而省略了对各个沟槽154的两侧所 形成的各个n型源极区152的图示。
此外，形成绝缘膜164 (例如，CVD氧化膜)作为覆盖上述组成要素 的上层，在绝缘膜164中设置用于与栅电极158和n型源极区152相连接 的接触开口，并且还形成用于源电极和栅电极的金属层作为表面层。此 后，这些表面层被处理并分隔成源电极168和栅电极(未示出)(参考图 5M和5N)。
虽然目前为止基于第一和第二实施例描述了本发明，但是本发明的技 术范围决不限于第一和第二实施例中所描述的范围。也就是说，可为上述 第一和第二实施例作出各种改变和改善，而不脱离本发明的要旨，并且作 出了这种改变和改善的说明性实施例也包括在本发明的技术范围内。
另外，上述实施例不被解释为限制所附权利要求中所要求保护的本发 明，并且实施例中所描述的特征的所有组合对于用于解决本发明的问题的 手段而言不一定是必需的。各种阶段中的发明都包含在上述实施例中，因 此可基于所公开的多个合成要求中的适当组合来提取各种发明。即使当从 上述实施例中所公开的所有合成要求中删除一些合成要求时，通过删除一 些合成要求而获得的构造也可被提取为发明。
例如，虽然在第一和第二实施例中，p型外延埋层122和123 (即， 沟槽121)的底部表面都未到达高杂质浓度的n型衬底110，但是也可以 采用p型外延埋层122和123的各自底部表面到达高杂质浓度的n型衬底 110的结构。
虽然在第一和第二实施例中的每个中，使用p型半导体区域作为各个 沟槽121中所填充的半导体区域，但是也可以使用n型半导体区域，而非 使用p型半导体区域。也就是说，也可以采用如下结构在高杂质浓度的 n型衬底110上所布置的p型单晶半导体层中形成沟槽121，并且在各个沟 槽121中填充n型外延层。
虽然在第一和第二实施例中各自使用n型半导体衬底(高杂质浓度的 n型衬底110)，但是也可以替代性地使用p型半导体衬底。也就是说，也可以替代性地使用第一和第二结构中的任一者来作为超结结构。第一结 构是在p型半导体衬底上所布置的p型单晶半导体层中形成沟槽121，
并且在各个沟槽121中填充n型外延层。此外，第二结构是在p型半导 体衬底上所布置的n型单晶半导体层中形成沟槽121，并且在各个沟槽 121中填充p型外延层。
虽然在第一和第二实施例中，n沟道垂直MOSFET 150被示出为作为 布置在超结结构上的幵关器件示例的MOSFET，但是作为替代，p沟道垂 直MOSFET也可以可用的。
虽然在第一和第二实施例中，例示了功率MOSFET (绝缘栅场效应晶 体管)，但是本发明也可适用于半导体器件，只要超结结构被应用于该半 导体器件。例如，本发明可适用于使得高耐压化和大电流容量化能够彼此 兼容的垂直半导体结构，例如绝缘栅双极晶体管(IGBT)、肖特基势垒二 极管(SBT)或者普通的双极晶体管或二极管。
虽然第一和第二实施例中示出了使用硅(Si)作为半导体材料的半导 体器件，但是材料(基底材料)决不限于此。也就是说，也可以使用任何 材料，只要该材料使得具有垂直栅结构的晶体管的栅电极与构成超结结构 的以条带形状布置的pn柱对之间的角度被设定为45° ，从而使得用于形 成pn柱对的沟槽的各个侧壁中所出现的晶面取向是(110)面取向，并且 使得用于形成栅电极的沟槽各个侧壁中所出现的晶面取向是(100)面取 向。或者，可根据基底材料来设定具有垂直栅结构的晶体管的栅电极与构 成超结结构的以条带形状布置的pn柱对之间的角度，以使得用于形成pn 柱对的沟槽的各个侧壁中所出现的晶面取向是(110)面取向，并且使得 用于形成栅电极的沟槽各个侧壁中所出现的晶面取向是(100)面取向。
总之，以条带形状布置垂直晶体管的控制电极以分别与第二柱区的条 带相交。此时，构成控制电极的沟槽的各个侧壁中所出现的晶面取向需要 造成以下面取向该面取向与构成第二柱区的沟槽的各个侧壁中所出现的 晶面取向相比，在杂质被注入时载流子迁移率更高。这是因为在形成两种 沟槽期间，使得两种沟槽彼此倾斜相交，从而可根据小型化最佳规则来制 造垂直MOSFET，而不将晶体管节距限于超结结构的pn结对的布置节距；没有必要考虑两种沟槽之间的位置不对准的影响；因此在制造时获得 稳定的超结结构。除此之外，这是因为当使得在杂质被注入时载流子迁移 率高的面取向出现在构成控制电极的沟槽的各个侧壁中，所以可实现低导 通电阻和阈值电压的稳定化。
垂直开关器件的柱对的沟槽面取向和控制电极的沟槽面取向被分别根 据基底材料而调节，并且被形成为以预定角度彼此相交。结果，获得了超 结结构和垂直开关器件二者的最佳性能，并且还减小了芯片面积，这是因 为垂直开关器件的布置节距被变窄以适合于高集成。
本发明包含与2008年8月8日于日本特许厅提交的日本优先权专利申 请JP 2008-205327中所公开的主题有关的主题，该申请的全部内容通过引 用结合于此。
本领域技术人员应当了解，根据设计要和其他因素可以进行各种修 改、组合、子组合和变更，只要这些修改、组合、子组合和变更在所附权 利要求或其等同物的范围内。
权利要求
1.一种半导体器件，包括第一导电类型的第一半导体区域，布置在第一电极侧；第二半导体区域，具有所述第一导电类型的第一柱区和第二导电类型的第二柱区，其中所述第一柱区和所述第二柱区成对地沿第二电极侧的表面交替设置，所述第二电极布置在与所述第一半导体区域的所述第一电极相反的一侧；所述第二导电类型的第三半导体区域，形成在所述第二半导体区域的所述第二电极侧的表面部分上；所述第一导电类型的第四半导体区域，形成在所述第三半导体区域的一部分表面上以与所述第二电极相连接；以及控制电极，各自隔着绝缘膜设在沟槽内，所述沟槽的侧壁被形成为与所述第三半导体区域和所述第四半导体区域中的每一个相接触，其中，所述第二柱区是通过外延生长而在所述第二半导体区域中所形成的各个所述沟槽中填充所述第二导电类型的半导体而形成的，并且在同一方向上以条带形状布置在元件部分中，所述元件部分中布置有所述第三半导体区域和所述第四半导体区域，所述第一柱区被形成为各自被夹在每两个第二柱区之间的区域，并且所述控制电极被以条带形状布置，从而与所述第二柱区的条带的纵向成45°角而相交。
2. 根据权利要求1所述的半导体器件，其中，所述第二柱区在同一深度位置沿布置方向宽度彼此相同，布置节距彼 此相同；并且所述控制电极在同一深度位置沿布置方向宽度彼此相同，布置节距彼 此相同。
3. —种半导体器件，包括第一导电类型的第一半导体区域，布置在第一电极侧； 第二半导体区域，具有所述第一导电类型的第一柱区和第二导电类型的第二柱区，其中所述第一柱区和所述第二柱区成对地沿第二电极侧的表 面交替设置，所述第二电极布置在与所述第一半导体区域的所述第一电极相反的一侧；所述第二导电类型的第三半导体区域，形成在所述第二半导体区域的 所述第二电极侧的表面部分上；所述第一导电类型的第四半导体区域，形成在所述第三半导体区域的 一部分表面上以与所述第二电极相连接；以及控制电极，各自隔着绝缘膜设在沟槽内，所述沟槽的侧壁被形成为与 所述第三半导体区域和所述第四半导体区域中的每一个相接触，其中，所述第二柱区是通过外延生长而在所述第二半导体区域中所形成的各 个所述沟槽中填充所述第二导电类型的半导体而形成的，并且在同一方向 上以条带形状布置在元件部分中，所述元件部分中布置有所述第三半导体 区域和所述第四半导体区域，所述第一柱区被形成为各自被夹在每两个第二柱区之间的区域，构成所述第二柱区的各个所述沟槽被形成为使得在各个所述沟槽的侧 壁中出现(110)面取向，并且构成所述控制电极的各个所述沟槽被形成为使得在各个所述沟槽的侧 壁中出现(100)面取向。
4. 根据权利要求3所述的半导体器件，其中，各个所述控制电极具有 第一条带状布置和第二条带状布置，所述第一条带状布置被以条带形状布 置成与所述第二柱区的条带的纵向沿顺时针成45°角而相交，并且所述第 二条带状布置被以条带形状布置成与所述第二柱区的条带的纵向沿逆时针 成45°角而相交。
5. 根据权利要求3所述的半导体器件，其中，所述第二柱区在同一深度位置沿布置方向宽度彼此相同，布置节距彼 此相同；并且所述控制电极在同一深度位置沿布置方向宽度彼此相同，布置节距彼 此相同。
6. —种半导体器件，包括第一导电类型的第一半导体区域，布置在第一电极侧； 第二半导体区域，具有所述第一导电类型的第一柱区和第二导电类型 的第二柱区，其中所述第一柱区和所述第二柱区成对地沿第二电极侧的表 面交替设置，所述第二电极布置在与所述第一半导体区域的所述第一电极 相反的一侧；所述第二导电类型的第三半导体区域，形成在所述第二半导体区域的 所述第二电极侧的表面部分上；所述第一导电类型的第四半导体区域，形成在所述第三半导体区域的 一部分表面上以与所述第二电极相连接；以及控制电极，各自隔着绝缘膜设在沟槽内，所述沟槽的侧壁被形成为与 所述第三半导体区域和所述第四半导体区域中的每一个相接触，其中，所述第二柱区是通过外延生长而在所述第二半导体区域中所形成的各 个所述沟槽中填充所述第二导电类型的半导体而形成的，并且在同一方向 上以条带形状布置在元件部分中，所述元件部分中布置有所述第三半导体 区域和所述第四半导体区域，所述第一柱区被形成为各自被夹在每两个第二柱区之间的区域，所述控制电极被以条带形状布置，从而与所述第二柱区的条带形状相 交，并且构成所述控制电极的各个所述沟槽的侧壁中所出现的晶面取向是如下 的晶面取向该晶面取向与构成所述第二柱区的各个所述沟槽的侧壁中所 出现的晶面取向相比，在杂质被注入时的载流子迁移率更高。
7. 根据权利要求6所述的半导体器件，其中，所述第二柱区在同一深度位置沿布置方向宽度彼此相同，布置节距彼 此相同；并且所述控制电极在同一深度位置沿布置方向宽度彼此相同，布置节距彼 此相同。
8. —种制造半导体器件的制造方法，包括以下步骤 在第一导电类型的第一半导体区域上形成所述第一导电类型的第二半导体区域；在所述第二半导体区域中形成在同一方向上具有相同深度和相同形状的第一沟槽，从而形成所述第一导电类型的第一柱区；通过外延生长在各个所述沟槽中填充第二导电类型的半导体，从而形 成所述第二导电类型的第二柱区；在所述第二半导体区域的第二电极侧的表面部分上形成所述第二导电 类型的第三半导体区域；在所述第三半导体区域的一部分表面上形成所述第一导电类型的第四 半导体区域；以及形成在同一方向上具有相同深度和相同形状的第二沟槽，使得所述第 二沟槽的侧壁与所述第三半导体区域和所述第四半导体区域的每一个相接 触，在各个所述第二沟槽的所述侧壁上形成绝缘膜，并且在各个所述第二 沟槽中填充电极构件，从而形成控制电极，其中，在形成所述第一沟槽的步骤中以及在形成所述第二沟槽的步骤中，所 述控制电极被以条带形状布置成与所述第二柱区的条带形状相交，并且执行设定以使得各个所述第二沟槽的所述侧壁中所出现的晶面取向成 为如下的晶面取向该晶面取向与各个所述第一沟槽的所述侧壁中所出现 的晶面取向相比，在杂质被注入时的载流子迁移率更高。
全文摘要
本发明涉及半导体器件及其制造方法。这里公开的一种半导体器件包括第一导电类型的第一半导体区域；第二半导体区域，具有成对交替设置的第一导电类型的第一柱区和第二导电类型的第二柱区；第二导电类型的第三半导体区域；第一导电类型的第四半导体区域；控制电极，各个控制电极隔着绝缘膜设在沟槽内，该沟槽的侧壁被形成为与第三半导体区域和第四半导体区域中的每一个相接触。
文档编号H01L29/78GK101645459SQ20091015926
公开日2010年2月10日 申请日期2009年8月10日 优先权日2008年8月8日
发明者佐佐木有司, 保积宏纪, 柳川周作 申请人:索尼株式会社