半导体器件和制造半导体器件的方法

专利名称：半导体器件和制造半导体器件的方法
技术领域：
本发明涉及半导体器件及其制造方法。更具体地，本发明涉及具有超 级结结构的半导体器件及其制造方法。
背景技术：
近些年来，对于减小以液晶电视、等离子体电视、有机电致发光
(EL)电视等为代表的电子设备的厚度和重量的要求不断增加。伴随该要 求，对于具有减小的尺寸和提高的性能的电源设备的需求也变得更强烈。 针对该需求，对于功率半导体器件的关注也逐渐集中在实现性能提高上， 诸如更高的耐受电压、更大的电流、更低的损耗、更高的工作速度以及更 高的击穿电压。例如，作为适用于功率电子应用的开关元件，功率金属氧 化物-半导体场效应晶体管(MOSFET)是已知的。
MOSFET的导通状态电阻和耐受电压严重依赖于充当传导层的N区中 的杂质浓度。为了降低导通状态电阻，可以增大传导层中的杂质浓度，但 是为了保证期望的耐受电压，难以将杂质浓度提高到预定值以上。在 MOSFET中，将源区和漏区相互连接的半导体区域通常被称为漂移区(漂 移层)。当MOSET处于导通状态时，漂移区形成电流通路，而当 MOSFET处于关断状态时，由从在漂移区和基区之间形成的p-n结延伸的 耗尽层来维持MOSET的耐受电压。
MOSET的导通状态电阻取决于传导层(漂移区)的电阻。为了实现 更低的导通状态电阻，可以想到提高漂移区中的杂质浓度，从而降低漂移 区的电阻。然而，当漂移区中的杂质浓度被提高时，耗尽层的延伸将变得 不足，耐受电压将相应地降低。简而言之，虽然通过提高漂移区中的杂质 浓度可以实现更低的电阻，但是因为需要保证期望的耐受电压，对于杂质 浓度的提高存在极限。因此，在MOSFET中，降低的导通状态电阻和提高
6的耐受电压处于折衷关系，而对于低功耗器件， 一直需要改善这样的折 衷。
作为突破上述折衷的技术，已知一种称为多RESURF (降低表面场) 结构或超级结结构(此后，将代表性地使用术语"超级结")的技术。下 面的五个文件被引用作为本发明的相关技术日本专利公开No. 2002-280555、 2006-005275、 2007-096344、 2007-173418、 2007-116190 (在此被 分别称为专利文件1-5)。
如专利文件1-5所示，具有超级结结构的漂移区的MOSFET具有如下 构造柱状的p型半导体区域(P区，p型柱形区域，p型垂直RESURF 层)和柱状的n型半导体区域(N区，n型柱形区域，n型垂直RESURF 层)被以交替方式或以岛状形式沿平行半导体衬底表面的方向周期性排 列。具体地，在布置在源电极和漏电极的两侧的半导体层中，MOSFET具 有垂直RESURF结构，其中，p型柱形区域和n型柱形区域沿横向交替地 重复设置。
耐受电压由从这些半导体区域形成的p-n结延伸出的耗尽层维持。即 使当由于为了获得降低的导通状态电阻而增大杂质浓度导致耗尽层的延伸 减小时，通过縮窄半导体区域的宽度，也可以实现半导体区域的完全耗 尽。在导通状态下，传导层的N区允许电流流过，而在关断状态下，P区 和N区被完全耗尽，从而可以保证耐受电压。结果，可以实现同时兼具降 低的导通状态电阻和提高的耐受电压的MOSFET。
因此，在超级结结构中，导通状态电阻和耐受电压依赖于各个p型半 导体区域的宽度和分别被夹在p型半导体区域之间的各个n型半导体区域 的宽度。当p型半导体区域和n型半导体区域各自的宽度被进一步縮窄 时，n型半导体区域中的杂质浓度可以被进一步提高，从而可以获得进一 步降低的导通状态电阻和进一步提高的耐受电压。从此明显可见，杂质浓 度是决定耐受电压好导通状态电阻的关键。
因此，在优选实施例中，可能对于进一步提高耐受电压来说重要的 是，获得有利的p型半导体区域中的杂质和n型半导体区域中的杂质之间 的平衡，即所谓的电荷平衡。更具体而言，可以使得p型半导体区域中包体区域中包含的杂质量相等，从而在等量的基础上 使得杂质浓度为零，并可以获得提高的耐受电压。以此方式，在通过设计 为在反向偏置时(关断时间)P区和N区的完全耗尽而维持高的耐受电压 的情况下，在零偏置时(导通时间)允许电流流过利用高浓度杂质掺杂的 n型半导体区域，从而可以实现具有降低的导通状态电阻的器件，其中导 通状态电阻的降低己经被改善到超过了基于材料的极限。
此外，在具有超级结结构的半导体器件中，耐受电压和雪崩耐受能力 不仅取决于半导体器件的有源操作区域(此区域被称为器件部分、器件有 源区域部分、有源区域部分、元件区域部分、器件体部分等，并将在下文 中被代表性地称为"器件部分")的结构，而且取决于被设置成围绕器件 部分的区域(此围绕部分被称为端子部分、器件外围部分、外围结构部 分、结端子区部分等，并将在下文中被代表性地称为"端子部分")的结 构。
当在器件部分和端子部分之间存在耗尽层的扩展方式方面的不同时， 在这两个部分之间也将存在最佳杂质浓度的不同。因此，如果器件部分和 端子部分被制造成具有相同的杂质量，则端子部分中耐受电压可能被降 低，并且电场可以被集中在耐受电压被降低的部分上，导致器件的破坏。 因此，器件整体上可能不能具有足够的耐受电压。
此外，在端子部分没有设置超级结结构的情况下，雪崩击穿的发生将 由于产生的电子和空穴而导致端子部分的上部和下部中的电场的增强，从 而击穿电流将被增大，可能导致器件的破坏。换句话说，在此情况下，雪 崩击穿电压较低。
考虑到这些因素，在具有超级结结构的MOSFET的情况下，看起来同 样必需分别适当地设计器件部分的结构和端子部分的结构。用于解决该问 题的技术通常被归类为两种方法 一种是在也使得端子部分具有超级结结 构的情况下来采取措施；另一种是在端子部分不具有超级结结构的情况下 来采取措施。专利文件2-5分别针对采用了前一方法的端子部分结构提出 了方案。
在专利文件2所述的机制(或组成方式)中，器件部分具有超级结结
8构，具体地，包括第一导电类型的第一柱形区域和第二导电类型的第二柱 形区域的结构。另一方面，端子部分具有超级结结构，该超级结结构与器 件部分的超级结结构相邻，并且其在垂直方向上的厚度小于器件部分中的
结构。此外，为了保证端子部分中的耐受电压，端子部分中的n型半导体 区域中的杂质浓度被设定成低于器件部分中的n型半导体区域中的杂质浓 度。例如，在端子部分中，形成第一导电类型的第三柱形区域和第二导电 类型的第四柱形区域。此外，在器件部分的超级结结构的最靠近端子部分 的最外部分处，以层叠在端子部分的超级结结构的最靠近器件部分的第三 或第四柱形区域上的状态，额外形成杂质浓度低于第一和第二柱形区域的 最外部柱形区域。此外，电阻高于柱形区域的第一导电类型的高阻层被形 成在第三柱形区域和第四柱形区域上方。
在专利文件3中，同样，为了保证端子部分中的耐受电压，端子部分 中的n型半导体区域中的杂质浓度被设定成低于器件部分中的n型半导体 区域中的杂质浓度。例如，用于最外侧的第二导电类型分隔区的离子注入 区域被设定为小于用于各个在其内侧的平行p-n层区的离子注入区域，以 保证在最外侧的第二导龟类型分隔区和各个在其内侧的平行p-n层区在净 杂质量上大致相等。
在专利文件4中，类似地，端子部分的超级结结构与器件部分中所设 置的不同。例如，n型区域和p型区域平行设置在端子部分中的n+层的主 要表面上，高阻半导体层被设置在n型区域和p型区域上，在该高阻半导 体层上平行地设置n型区和p型区。在n型柱形区域和p型柱形区域中的 至少一者中的杂质浓度沿从第一主电极(源电极)朝向第二主电极(漏 极)的方向逐渐变化，使得在第一主电极侧，n型柱形区域中的杂质量小 于p型柱形区域中的杂质量，而在第二主电极侧，n型柱形区域中的杂质 量大于p型柱形区域中的杂质量。
在专利文件5中，在形成漂移电流在其中流动的器件部分和围绕器件 部分的端子部分的情形中，端子部分具有沿彼此垂直的两个方向中的至少 一个方向形成的第二 n型漂移层和第二 p型漂移层。
另一方面，作为用于制造超级结结构的方法，可以考虑下面三种技术。
(1) 通过离子注入将n型杂质和p型杂质分别单独地引入到外延层 (外延硅)中并将该外延结构重复层叠多次的方法(该方法将被称为第一
制造方法)。这是其中类似的外延生长被重复多次的多外延制造方法。
(2) 将沟槽形成在厚外延层中、将杂质通过诸如扩散之类的方法设 置在各个沟槽的侧表面处、并将绝缘材料或非传导材料填埋在其中的方法
(该方法将被称为第二制造方法)。
(3) 将沟槽形成在厚外延层中、并通过外延生长用含杂质硅填满沟 槽的方法(该方法将被称为第三制造方法)。这是通过外延生长将已经形 成的沟槽回填的方法(沟槽形成和外延回填制造方法)。

发明内容
在此，通过将第一到第三制造方法进行相互比较，第三方法被认为可 能有希望通过少量步骤实现具有高集成度的超级结结构。
然而，第三制造方法在对于在沟槽中的外延生长时不产生缺陷的条件 以及控制引入的掺杂杂质(掺杂剂)的量方面存在问题。因为外延生长速 率和杂质浓度根据形成沟槽时呈现的晶面取向而变化，所以可能需要确定 可以精确控制这些因素并且可以以良好的产率制造无缺陷结构的工艺条 件。
此外，对于通过第三制造方法形成超级结结构，目前还没有建立通过 其可以获得合适的端子部分结构的机制(组成方式)。必需充分考虑器件 部分中和端子部分中的沟槽布局，但是关于此的机制(原理)目前还没有 被建立。
因此，需要一种确定的机制，通过其可以由简单工艺制造具有超级结 结构的半导体器件，同时在器件部分的外围部分中也保证良好的耐受电 压。
根据本发明的实施例，半导体器件的器件部分和围绕器件部分的端子 部分都被形成为具有超级结结构，其中，第一导电类型的第一柱形区域和 第二导电类型的第二柱形区域以成对状态交替布置。此外，具有超级结结
10的端子部分具有第二导电类型的横型RESURF区域。 在此，端子部分中的第二柱形区域中的每一个在其表面部分的至少一部分 没有横型RESURF区域。这意味着端子部分中的每个第二柱形区域的表面 部分的至少一部分处于没有被横型RESURF区域覆盖的状态(不与横型 RESURF区域重叠的状态)。优选地，所述横型RESURF区域在与每一个 第二柱形区域对应的位置上具有尺寸大于所述第二柱形区域的孔隙，由此 沿第二柱形区域的排列方向获得没有重叠的状态。
通过简单的工艺制造了其中器件部分和围绕器件部分的端子部分都被 形成为具有超级结结构的半导体器件。因为充当耗尽层延伸区的横型 RESURF区域存在于端子部分中，所以当外加漏电压(在关断时)时耗尽 的区域被延伸到端子部分中，所以防止了电场集中的出现。结果，得到了 其中耐受电压可以被提高同时保持了端子部分中的第二半导体区域中的高 杂质浓度的结构。因为器件部分中的第一柱形区域中的杂质浓度和端子部 分中的第一柱形区域中的杂质浓度可以被设定为相同，所以用于超级结结 构的工艺设计被简化。
此外，即使在形成横型RESURF区域之后，在端子部分中的每一个第 二柱形区域的表面部分的至少一部分处不存在横型RESURF区域，因此横 型RESURF区域和第二柱形区域之间的重叠面积被减小。结果，其中杂质 浓度由于重叠而提高的现象被抑制或防止。换言之，容易由重叠引起的不 满足耗尽条件的现象被缓解或避免。
根据上述的本发明的第一实施例的结构可以如下制造。器件部分和围 绕器件部分的端子部分两者都被形成为具有超级结结构，其中，第一导电 类型的第一柱形区域和第二导电类型的第二柱形区域以成对状态交替地布 置。在此情况下，超级结结构的第一导电类型的第二半导体区域被形成在 第一导电类型的第一半导体区域上方。然后，通过使用掩模覆盖整个所述 器件部分并覆盖所述端子部分中的所述第二柱形区域，在所述端子部分中 的所述第二半导体区域的表面部分形成横型RESURF区域。
根据本发明的第二实施例，半导体器件的器件部分和围绕器件部分的 端子部分两者都被形成为具有超级结结构，其中，第一导电类型的第一柱的第二柱形区域以成对的状态交替地布置。此外， 第二柱形区域中的每一个通过由外延生长来以第二导电类型的半导体填充 在第二半导体区域中形成的沟槽中的每一个来形成，而第一柱形区域中的 每一个由夹在第二柱形区域之间的区域构成。此外，所述第二柱形区域在 所述第二半导体区域中在所述器件部分和所述端子部分的整个区域沿相同 方向和相同深度排列成多个条形，并且其沿排列方向的宽度和其排列间距 在所述器件部分和所述端子部分中的相同深度位置处都是相同的。顺带 地，优选的是，将第一实施例和第二实施例组合使用。
通过简单的工艺制造了其中器件部分和围绕器件部分的端子部分两者 都被形成为具有超级结结构的半导体器件。此外，通过在整个器件(器件 部分和端子部分)上形成相同形式(相同的深度、宽度和间距)的沟槽， 晶面取向以及形状(具有纵向的矩形条)被固定，并且刻蚀形状被保持恒 定。此外，在通过外延生长填充沟槽时，因为晶面取向和沟槽形状是恒定 的，所以外延生长条件被保持稳定。在此结构中，可以稳定地制造通过形 成沟槽并由外延生长填充沟槽所形成的条形柱结构、和外围高耐受电区的 结构。
根据上述的本发明的第二实施例的结构可以如下制造。将第一导电类 型的第二半导体区域形成在第一导电类型的第一半导体区域上方，第二半 导体区域在器件部分和端子部分中以沿相同的方向和相同的深度的条的方 式设置有沟槽，从而形成第一导电类型的第一柱形区域。然后，用所述第 二导电类型的半导体填充所述沟槽，从而形成所述第二导电类型的第二柱 形区域。
根据本发明，可以通过简单的工艺制造其中器件部分和围绕器件部分 的端子部分两者都被形成为具有超级结结构的半导体器件。
此外，根据本发明的第一实施例，横型RESURF区域与第二柱形区域 的重叠被控制。结果，在端子部分中可以实现耐受电压的稳定提高。此 外，根据本发明的第二实施例，端子部分中的特性被稳定化，并且可以在 端子部分中保证耐受电压的提高。
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图1A和1B是示意性示出了根据第一对比例的半导体器件的结构的剖 视图1C是示意性示出了根据第二对比例的半导体器件的结构的俯视
图2A和2B示意性示出了根据本发明的第一实施例的半导体器件的构
造；
图2C和2D示出了在横型RESURF结构被应用于超级结结构的情况 下产生的不良影响；
图2E示出了在应用第三制造方法的情况下超级结结构的沟槽宽度和 晶面取向的改变的不良影响；
图3A和3B示意性示出了根据本发明的第二实施例(第一示例)的半
导体器件的构造；
图3C和3D示意性示出了根据本发明的第二实施例(第二示例)的半 导体器件的构造；
图3E和3F示出了在第二实施例中在横型RESURF结构被应用于超级
结结构的情况下产生的不良影响；
图4A和4B示意性示出了根据本发明的第三实施例(第一示例)的半
导体器件的构造；
图4C和4D示意性示出了根据本发明的第三实施例(第二示例)的半 导体器件的构造；
图5A和5B示意性示出了根据本发明的第四实施例(第一示例)的半 导体器件的构造；
图5C和5D示意性示出了根据本发明的第四实施例(第二示例)的半 导体器件的构造；
图6A和6B示意性示出了根据本发明的第五实施例的半导体器件的构
造；
图7A和7B示意性示出了根据本发明的第六实施例的半导体器件的构
造图8A至8H是用于图示制造根据本发明的第一至第四实施例的半导体 器件的方法中的技术的视图(第l部分)；以及
图81至8N是用于图示制造根据本发明的第一至第四实施例的半导体 器件的方法中的技术的视图(第2部分)。
具体实施例方式
下面将参考附图详细描述本发明的实施例。当基于各个实施例区分用 于相同功能的功能元件时，其附图标记将附加大写字母后缀，诸如A和 B;当在不进行特意区分的情况下描述用于相同功能的功能元件时，将在 省略后缀的情况下使用附图标记。这对于附图也适用。
在下面的描述中，除非另有说明，硅(Si)被用作基体材料，第一导 电类型被假定为n型，第二导电类型被假定为p型。此外，措辞"n"'、 "n"、 "n+"、 "p"，、 "p"和"p+"将用来表示n型杂质和p型杂质的浓度。以 "n"作为基准，"n+"表示较高的n型杂质浓度，而"n—"表示较低的n型杂质 浓度，并且这对于p型同样适用。"-"或"+"符号的数量越大，杂质浓度的 降低或增高程度越大。
<对比例>
图1A-1C示出了相对于根据本发明的半导体器件的对比例。在此，图 1A和1B是示意性示出了根据第一对比例的半导体器件IX的结构的剖视 图，图1C是示意性示出了根据第二对比例的半导体器件1Y的结构的俯视 图。
半导体器件IX是功率MOSFET，其具有多个并联p-n结构的器件元 件被平行布置的结构。如图1A和1B所示，半导体器件1X具有如下结 构杂质浓度低于n型高浓度衬底10 (n+型漏极层)的n型外延层20以 预定间隔设置在n型高浓度衬底10的表面上，所述n型高浓度衬底10用 作具有较高杂质浓度的第一导电类型半导体层的示例。除了 n型外延层20 的最下一层(在n型高浓度衬底10侧)之外，层间隔基本相等。
每一个n型外延层20分别被分成器件部分3 (超级结器件区域)和端子部分5 (外围结构区域)，所述器件部分3具有多个由一对p型半导体 区域(p型柱形区域)和n型半导体区域(n型柱形区域)构成的并联p-n 结构的器件元件2，所述端子部分5被设置成围绕器件部分3。在器件部 分3中，p型柱形扩散层22 (p型漂移层)和n型柱形扩散层24 (n型漂 移层)以预定的柱间距(等于n型外延层20的间距)形成在n型外延层 20中。p型柱形扩散层22和夹在p型柱形扩散层22之间的n型柱形扩散 层24形成超级结结构。p型柱形扩散层22和n型柱形扩散层24分别被形 成为沿与附图的纸面垂直的方向延伸的条状形状。在p型柱形扩散层22 中每一个的与n型高浓度衬底IO相反一侧的表面附近，选择性地形成p型 基区域26，以连接到p型柱形扩散层22。
柱扩散层22， 24中的每一个的尺寸的示例满足如下关系C " 7.2 x 1016 Vb—a2/b cm—3,其中Vb是击穿电压(或耐受电压)，柱形扩散层 22, 24具有深度(厚度)D (= a Vb1'2,例如a = 0.024) pm和宽度W，并 且C是杂质浓度。换言之，柱形扩散层22， 24深度D和宽度W取决于耐 受电压(=击穿电压Vb)和杂质浓度C。在要求耐受电压为约500-800V 的情况下，宽度W被设定为约l-10/mi，深度D被设定为约30-80/mi，并 且杂质浓度根据宽度W和深度D来设定。如从这些尺寸数据可看到的， 柱扩散层22， 24的宽度W小而深度D大(即，它们具有大的深宽比)。
虽然在附图中没有示出，但是与n型高浓度衬底10电连接的漏极 (第一主电极)被形成在n型高浓度衬底10的与n型外延层20相反一侧 的表面上。此外，n+源区域和与源电极接触的接触区域被形成在p型基区 域26的表面部分处。源电极(第二主电极)被形成为与n+源区域的表面 和p型基区域26的表面接触。此外，在n型外延层20的与源电极相同的 表面侧，栅电极(控制电极)隔着栅极绝缘膜被形成在夹在相邻的p型基 区域26之间的每一个n型柱形扩散层24的表面和相邻的p型基区域26和 n+源区域的表面上，使得其被源电极围绕。p型基区域26、 n+源区域、源 电极和栅电极也被形成为沿与p型柱形扩散层22和n型柱形扩散层24相 同的方向延伸的条状形状。利用此结构，半导体器件IX构成了其中就在 栅极绝缘膜下方的p型基区26的表面部分充当沟道区域的电子注入n沟道
15MOSFET。
在此，在具有超级结结构的功率MOSFET中，必要的是，半导体器件 的有源操作区域(对应于半导体器件IX中的器件部分3的区域)的结构 和器件外围部分(对应于半导体器件IX中的端子部分5)的结构应当被 分别地适当设计。具体地，在端子部分5中，较之器件部分3更渴望地要 求确保高耐受电压。换言之，端子部分5中的耐受电压特性可以是功率 MOSFET的器件特性的确定性因素。
在端子部分5中，如果在关断状态下电压被外加在漏区上的状况下p 型柱形区域(对应于半导体器件IX中的p型柱形扩散层22)和n型柱形 区域(对应于半导体器件1X中的n型柱形扩散层24)被完全耗尽，则耐 受电压取决于耗尽层在纵方向上的厚度。因此，可以通过提高n型柱形区 域中的杂质浓度来降低导通状态电阻。然而，在端子部分5中，必要的是 在考虑在关断状态下耗尽层横向延伸的同时确保耐受电压。此外，同样重 要的是，采取措施来防止在横向延伸的耗尽层中电场达到临界电场。
具体地，在用于诸如电源应用所用的开关MOSFET器件的用于电源应 用的半导体器件中，为了确保例如不小于500 V的高耐受电压，使用其中 p区和n区被重复地交替排列并且在反向偏置时被完全耗尽的超级结结构 或多RESURF结构。此技术与MOSFET的组合可以实现兼具降低的导通 状态电阻和提高的耐受电压的开关器件。然而，仅有这样的器件结构是不 够的，并且必要的是，布局和结构应该适用于使得芯片的外围结构(端子 结构)具有不低于器件耐受电压的耐受电压。
作为这样的措施的示例，可以想到端子部分5与引导环(guide ring)、场板(field plate) 、 p型横型RESURF等的组合。例如，在根据 图1C所示的第二对比例的半导体器件1Y中，引导环被应用于半导体器件 1Y。在端子部分5的处于器件部分3和端子部分5之间的边界一侧的那个 表面一侧，设置(以多种形式)多个引导环部分7,以包围器件部分3的 外周(四个侧边)。顺带地，半导体器件1Y的端子部分5既没有p型柱 形扩散层(n型漂移层)也没有n型柱形扩散层(p型漂移层)，其具有n 型半导体层(n型外延层20)。在n型外延层20的表面部分，选择性地形成多个由p型半导体形成的引导环部分7，以包围器件部分3的四个侧 边。然而，这样的引导环结构将导致端子部分5的面积的增大。
此外，作为修改，可以想到其中类似于器件部分3的超级结结构也被 应用到端子部分5，并且引导环部分7被阵列在其表面上的结构。然而， 在此情况下，引导环结构难以优化，这是因为p型柱形扩散层22和n型柱 形扩散层24 (或者在其通过使用沟槽形成的情况下，沟槽)的条宽度和间 隔的优化是重要的，并且非常有必要考虑对晶面取向的依赖性。
此外，条状超级结结构与包围器件部分3的外周(四个侧边)的引导 环部分7的组合的问题在于还没有建立用于实现该组合的合适方法。具体 地，在形成p型柱形扩散层22和p型引导环部分7两者的重叠区域中杂质 浓度将被提高。因此，非常重要的是在注意由提高的杂质浓度引起的缺点 (耐受电压降低、电场平衡变劣等等)的同时来设计器件。
此外，虽然在附图中没有示出，但是将场板或横型RESURF应用于端 子部分5将必然导致制造步骤数量的增加，并被认为必需需要廉价的、并 且对于器件结构工艺亲和性良好的结构。
同时，作为制造超级结结构的方法，可以考虑如下的三种技术。
(1) 通过离子注入将n型杂质和p型杂质分别单独地引入到外延层 (外延硅)中并将该外延结构重复层叠多次的第一制造方法(多外延制造
方法)。
(2) 将沟槽形成在厚外延层中、将杂质通过诸如扩散之类的方法设 置在各个沟槽的侧表面处、并将绝缘材料或非传导材料填埋在其中的第二 制造方法。
(3) 将沟槽形成在厚外延层中、并通过外延生长用含杂质硅填满沟 槽的第三制造方法(沟槽形成和外延回填制造方法)。
在实施这些方法的过程中，存在各种问题，其中的一些将在下面具体 描述。首先，第一制造方法被应用于半导体器件IX的制造。具有高电阻 的n型外延层20以约10 )um的厚度被被生长在晶片衬底(n型高浓度衬底 10)上，通过离子注入在其中形成p型半导体区域和n型半导体区域，然 后再生长具有高电阻的n型外延层(n型外延层20)，并且在其中形成p
17型半导体区域和n型半导体区域。这样的步骤被重复约5-10次，以形成p 型柱形扩散层22和n型柱形扩散层24。例如，n型外延层20通过多次 (例如，在图1A所示的半导体器件1X一1中，6次)重复进行外延生长以 分步方式形成。通过多个生长步骤分别形成的六个外延层20一1到20—6被 层叠，从而形成n型外延层20。 p型柱形扩散层22和n型柱形扩散层24 通过如下工艺形成将通过离子注入和扩散形成的多个扩散层22—1到 22_6和扩散层24—1到24—6分别在深度方向上相互接合。
因此，在也被称为多外延制造方法的第一制造方法中，n型半导体区 域和p型半导体区域可以以在器件部分3和端子部分5之间不同的外形来 形成。此方法的特征在于，可以较容易地实现期望的结构，并且通过适当 地设计引入到被层叠的层中的杂质的量和其图样，可以容易地实现器件部 分3和端子部分5中的杂质分布的自由制造。
然后，在此制造方法中，因为p型柱形扩散层22和n型柱形扩散层 24被从硅表面交替地布置到约40-80/mi的深度，所以结构很复杂。此外， 因为用于获得层叠结构而重复进行的离子注入和外延生长的加工步骤的数 量较大，所以制造步骤很复杂。此外，由于为了沿纵向分别接合p型柱形 扩散层22和n型柱形扩散层24必需和足够的扩散温度和时间，杂质的横 向扩散是不可忽略的，使得可能需要进一步的措施来获得相对更精细的结 构。另一方面，试图减少扩散温度和/或时间将必然减小每个外延生长步骤 的外延层的厚度，这对应于增加以重复方式层叠的外延层的数量，导致上 述的加工步骤的进一步增加(在图1B所示的半导体器件1X一2中，增加到 8次)。简而言之，芯片尺寸的减小和晶片成本的减低处于折衷关系。
在第二制造方法中，将被填埋的绝缘材料的选择是重要的，并且可能 有必要关心构成衬底的硅(Si)之间的界面和该材料的介电击穿电压。此 外，被填埋的绝缘材料和硅(Si)之间的热膨胀系数的差影响在后面的热 处理中将可能发生的晶体缺陷的产生，从而需要防止晶体缺陷的产生。
另一方面，在形成半导体器件IX中的并联p-n结构的器件元件2 时，可以想到第三制造方法的应用。在此情况下，n型外延层以40-80 /mi 厚度被生长在晶片衬底上，条状图案被形成于此，并且n型外延层被刻蚀成沟槽形状，从而形成其深度(例如，约30-70 /mi)相当于或稍小于n型 外延层的厚度的沟槽。此后，通过外延生长，用p型半导体回填沟槽。根 据第三制造方法，可以通过减少的步骤数量实现高度集成的超级结。
然而，此方法对于在沟槽中的外延生长时不产生缺陷以及对于控制引 入的掺杂杂质(惨杂剂)的量的情况存在问题。具体地，外延生长速率和 杂质浓度根据在沟槽的形成时呈现的晶面的取向而变化。因此，重要的是 确定可以精确控制这些因素并且可以以良好的产率制造无缺陷结构的工艺 条件。此外，必需对器件部分3中的沟槽和端子部分5中的沟槽的布局采 取足够的关注。
在本发明的每一个实施例中，当采用第三制造方法时，上述问题中的 至少一个被改善，以实现较之根据现有技术的那些半导体器件，能够获得 更高的耐受电压和更高的雪崩击穿电压的超级结型半导体器件。具体地， 通过由第三制造方法(其属于简单的工艺)形成超级结结构并改善上述问 题中的至少一个，实现了适用于实现能够有利地确保耐受电压的器件外围 部分的半导体器件结构和制造其的方法。下面将具体描述本发明的实施 例。
<第一实施例>
图2A-2E示出了根据本发明的第一实施例的半导体器件1A。在此， 图2A和2B示意性地示出了半导体器件1A的构造，其中，图2A是半导 体器件1A的XY平面图，图2B是沿图2A的线A-A'所取的XZ剖视图。 这些图中的每一个是示意性视图，并且图中的尺寸不是限制性的，这些说 明同样适用于其它实施例的附图。图2C和2D示出了在横型RESURF结 构被应用于超级结结构的情况下所产生的不良影响。图2E示出了在应用 第三制造方法的情况下当超级结的沟槽宽度和晶面取向被改变时产生的不 良影响。
第一实施例中的半导体器件1A在充当具有较高杂质浓度的第一导电 类型的第一半导体区域的示例的n型高浓度衬底110 (n+型漏极层)的表 面处具有杂质浓度低于n型高浓度衬底110的n型外延层120 (第一导电
19图中没有示出，但是漏极(第一主电
极)被形成在n型高浓度衬底110的与n型外延层120相反一侧的表面 处。
n型外延层120被划分成器件部分3 (超级结器件区域)和端子部分5 (外围结构区域)，其中，在器件部分3中设置有器件元件2，每一个器 件元件2具有由一对p型半导体区域(p型柱形区域)和n型半导体区域 (n型柱形区域)构成的并联p-n结构，所述端子部分5被设置为围绕器 件部分3。在示例中，器件部分3为数毫米(例如2-5mm)见方，端子部 分5为数百微米见方。
在器件部分3中，构成超级结结构的多个p型外延填充层122 (第二 导电类型的第二柱形区域)通过外延生长形成在沟槽121中；类似地，同 样在端子部分5中，构成超级结结构的多个p型外延填充层123 (第二导 电类型的第二柱形区域)通过外延生长形成在沟槽121中。具体地，p型 外延填充层122和123以沿预定方向周期性排列的状态、在n型外延层 120中从n型高浓度衬底110侧到相对一侧的范围内，不仅形成在器件部 分3而且形成在端子部分5中。由此，形成超级结结构，并且p型外延填 充层122和123充当p型漂移层。此外，n型外延层120的各自被p型外 延填充层122和123夹在中间的n型外延层124部分(第一导电类型的第 一柱形区域)充当n型漂移层。
n型外延层120被设定为在其整个主体中具有相同的杂质浓度，从而 在器件部分3和端子部分5中的n型外延层124具有相同的杂质浓度。此 外，在填充器件部分3中的和在端子部分5中的沟槽121时的杂质浓度被 设定为相同，从而p型外延填充层122和123被形成为具有相同的杂质浓 度。
虽然在图中省略了，但是在端子部分5的外周边缘处，沟道限位器被 形成在n型外延层120的位于源电极侧的表面部分(参见用于后述的制造 方法的附图)。这也适用于后述的其它实施例。在每一个p型外延填充层 122的与n型高浓度衬底110相反一侧的表面附近，选择性地形成p型基 区域126，以连接到p型外延填充层122。虽然在图中没有示出，但是n+源区和与源电极接触的接触区被形成在 p型基区域126的表面部分。源电极(第二主电极)被形成为与n+源区域 的表面和p型基区域126的表面接触。在n型外延层120的与源电极相同 的表面侧，栅电极(控制电极)隔着栅极绝缘膜被形成在夹在相邻的p型 基区域126之间的每一个n型外延层124的表面处以及相邻的p型基区 126和n+源区的表面处，使得其被源电极围绕。
整体上，半导体器件1A具有其中p型外延填充层122和123以及n 型外延层124在形成在n型高浓度衬底110上的n型外延层120中交替地 重复排列的超级结结构。位于半导体器件1A的下表面侧的n型高浓度衬 底110用作高电压电极(漏极)，而与n型高浓度衬底110相反的一侧用 作低电压电极(源电极)，并且低电压电极通常以地电势使用。
以剖面结构为基础，P型柱形区域(p型外延填充层122和123)和n 型柱形区域(n型外延层124)形成多对p型柱状半导体区域和n型柱状半 导体区域。换言之，p型外延填充层122和123以柱状形状(沿Y方向延 伸)排列在构成n型柱形区域的n型外延层120中。结果，分别夹在p型 外延填充层122和123之间的作为n型柱形半导体区域的n型外延层124 也以柱状形状排列。
另一方面，当在俯视图结构的基础上观察p型柱形区域和n型柱形区 域时，p型外延填充层122和123以条形形状排列在构成n型柱形区域的n 型外延层120中。结果，分别夹在p型外延填充层122和123之间的作为 n型柱状半导体区域的n型外延层124也以条形形状排列。此外，p型基区 域126、 n+源区域、源电极和栅电极也被形成为沿与p型外延填充层122 和123相同的方向延伸的条形形状。在器件部分3中，超级结结构的高耐 受电压结构的间距(p型外延填充层122和123的重复间距)通常为十几 微米到数十微米的量级。因此，在此实施例中，作为开关的FET栅极的间 距也被调整到超级结结构的间距。
利用此结构，半导体器件1A构成了其中就在栅极绝缘膜下方的p型 基区域126的表面部分用作沟道区的电子注入n沟道MOSFET。具体地， 在图2A所示的布局中，沟槽和通过填充沟槽所形成的构成超级结结构的p型硅外延层(p型外延填充层122和123)被形成为条形布局，其中其沿 图中的Y方向延伸并且被平行排列。在此情况下，注意器件部分3的外围 的端子部分5，条形图案的特征在于，其沿纵向(Y方向)的延伸部不仅 延伸穿过器件部分3 (器件主体)，而且延伸到端子部分5中，并且在X 方向上，它们也以与器件部分3中的基本相同的间距和基本相同的尺寸 (宽度和深度)被排列在端子部分5中。"宽度"是沿其中p型外延填充 层122和123以及n型外延层124在相同的深度位置交替出现的方向(X 方向)上的宽度。措辞"基本相同"是指可以存在百分之几(例如，至多 5%)的差异。顺带地，虽然在此用于形成p型外延填充层122和p型外延 填充层123的沟槽121以基本相同的沟槽宽度和基本相同的沟槽间隔(排 列间隔)被重复，但是这不是必要的。然而应该注意，当这些因素基本相 同时，器件可以被均一地形成，并且该构造也有利于提高端子部分5中的 耐受电压。
此外，为了通过进一步提高端子部分5中的耐受电压来稳定特性，半 导体器件1A被与用作p型耗尽层延伸层(耗尽层延伸区域)的横型 RESURF结构结合。具体地，在端子部分5中，设置具有预定杂质浓度的 p型横型RESURF区域130，其形成在端子部分5中，以围绕器件部分3， 并且处于在与器件部分3的边界处被连接到p型基区域126的状态。仅仅 在器件部分3的外围的端子部分5中，用作耗尽层延伸区域的p型横型 RESURF区域130 (p型半导体区域)以与p型外延填充层123 (p型柱形 区域)和n型外延层124 (n型柱形区域)正交(换言之，与漏极表面和 源电极表面平行)的方式设置在位于n型外延层120的源电极表面侧的表 面部分。利用这样设置的p型横型RESURF区域130，在关断时的电场受 到耗尽层延伸区域的功能的调和，从而可以保证耐受电压的稳定提高。
虽然p型外延填充层123 (或p型柱形区域)构成了纵型RESURF， 但是其与具有耗尽层延伸功能的横型RESURF的组合可以获得进一步提高 的耐受电压。但是，在此应该注意，应该考虑由在p型外延填充层123和 p型横型RESURF区域130两者都被形成的区域中的杂质浓度的增大引起 的缺点(耐受电压降低、电场平衡变劣等)。具体地，在p型柱形区域和p型横型RESURF区域重叠的区域中，杂质将被更多地引入，导致过度掺 杂(更高浓度)的p型。结果，耗尽条件将得不到满足，如根据图2C和 2D中所示的第三对比例(第1部分)的半导体器件1Z_1的情形，并且实 际上，将不能获得期望的耐受电压提高。
作为解决此问题的措施，在形成横型RESURF区域时，横型RESURF 区域与p型柱形区域的重叠被限制，以在端子部分5中的主要位置处实现 耗尽。在根据第一实施例的半导体器件1A中，以避开p型外延填充层123 并与p型外延填充层123基本连续的方式，将p型RESURF区域选择性地 形成在条(p型外延填充层123)的分隔部分(n型外延层124的部分)每 个的表面上。从便于器件制造的角度来看，所有沟槽121，不管是设置在 器件部分3 (元件部分)中的还是设置在端子部分5中的，都优选被设定 为具有相同的宽度、间距和深度。优选的是，器件部分3中的n型外延层 124中的杂质浓度与端子部分5中的相同，并且器件部分3中的p型外延 填充层122和123中的杂质浓度与端子部分5中的相同。当仅仅将这些用 作限制条件时，不能充分保证端子部分5中的足够高的耐受电压。为了解 决此涉及耐受电压的问题，可以想到这些条件与RESURF区域的组合。然 而，如果与RESURF区域进行简单组合，RESURF区域与p型外延填充层 123的重叠将导致不利影响。考虑到这点，在本发明的此实施例中，设计 了使得p型沟槽和p-RESURF不会彼此重叠的图案，从而在机制上保证了 本方法中的耐受电压裕量。
表述"以避开p型外延填充层123并与p型外延填充层123基本连续 的方式"是指使得p型外延填充层123各自在其表面部分的至少一部分上 没有p型横型RESURF区域130的方式，换句话说，使得p型外延填充层 123与p型横型RESURF区域130之间的重叠被减少的方式。此描述的要 旨在于，p型横型RESURF区域以尽可能避免在端子部分5中与p型外延 填充层123重叠的方式被选择性地设置在n型外延层120 (n型外延层 124)的表面的附近。
虽然最佳的是，p型外延填充层123和p型横型RESURF区域130以 彼此根本不重叠的状态彼此连续，但是一定程度的重叠是可允许的，因为
23上述设计的要旨在于尽可能地限制p型横型RESURF区域130对p型外延 填充层123的覆盖。表述"基本连续"是指在平面条件下，层与区域以如 下方式彼此连续使得耗尽层由于作为横向延伸的p型半导体区域的p型 橫型RESURF区域130的存在而横向扩展。可能满足要求的是，在俯视图 中，在p型外延填充层123上不存在p型横型RESURF区域130的区域的 面积小于在p型外延填充层123上存在p型横型RESURF区域130的重叠 部分的面积。例如，可能满足要求的是，在p型外延填充层123的分隔部 分之间布置适当面积的p型横型RESURF区域130;在此情况下，p型外 延填充层123与p型横型RESURF区域130可以在一定程度上彼此部分重 叠。
顺带地，并非将端子部分5中的p型外延填充层123中的每一个均设 置在电浮空状态下，而是将它们中的每一个设置在使得其至少一部分可以 与p型横型RESURF区域130电连接的状态下。例如，在器件部分3的与 端子部分5的边界处的边界部分中，p型横型RESURF区域130连接到p 型基区域126,使得其可以与源电极电连接。由于端子部分5中的p型横 型RESURF区域130 (耗尽层延伸区)的存在，p型柱形区域(p型外延填 充层123)被电连接。这导致在反向二极管的在以感应载荷在开关操作时 产生的急冲电压击穿时、在雪崩击穿时、或在恢复延迟时产生的空穴电流 被容易地传递，使得这些种类的耐受电压被提高。
顺带地，不必在所有p型外延填充层123之间的空间中的每一个中布 置p型横型RESURF区域130。并且，不必将所有p型外延填充层123与 p型RESURF区130电连接。具体地，在器件外围侧的p型外延填充层 123可以被保持在浮空状态。该要点在于，在最外侧的外围侧的p型外延 填充层123与内侧的p型外延填充层123电分离。
在器件外围部分中，较之在内侧部分中更容易产生诸如制造损伤(例 如，刻蚀裂纹)之类的缺陷。如果在器件外围的p型外延填充层123与在 内侧部分中的p型外延填充层123电连接，则器件外围处的制造损伤可能 导致p型外延填充层123与其它部件电连接。然而，在最外侧的外围侧与 内侧部分电分离的情况下，该问题得到了解决。此外，在器件外围部分中，不仅容易发生制造损伤，而且存在如下问 题在形成沟槽和通过外延生长填充沟槽时，由于外围环境与内侧不同， 导致在内侧部分中沟槽形成和外延生长可能与在外围部分中不同，从而可 以导致特性上的差异。如果具有这样特性差异的外围部件被全部地一体电 连接到内侧部件，则不能在最大程度上利用内侧的良好特性。然而，该问 题通过最外侧的外围侧与内侧的电分离得到了解决。
例如，作为第一机制(组成方式)，虽然p型横型RESURF区域130 被布置在端子部分5中，然而每一个p型横型RESURF区域130的整体被 布置在p型外延填充层123的区域的外部。结果，所有p型外延填充层 123的表面部分没有p型横型RESURF区域130，从而获得根本没有上述 重叠的最佳形式。满足要求的是，将p型横型RESURF区域130布置在p 型外延填充层123的分隔部分之间。因此，不必使得端子部分5的基本整 个表面(除了 p型外延填充层123的部分)由p型横型RESURF区域130
来覆盖o
在如图2A和2B所示以基本相同的尺寸(宽度和深度)和基本相同的 间距布局沟槽形成图案的情况下，也可以通过采用具有基本相同的尺寸和 基本相同的间距的布局来实现p型横型RESURF区域130的图案化。因 此，虽然水平RESURF的应用不可避免地带来工艺步骤数量的增加，但是 优先的是，通过形成p型横型RESURF区域130同时避免p型层的相互重 叠来实现稳定的耐受电压提高。
在此，通过第三制造方法来形成p型外延填充层122和123。具体 地，p型外延填充层122和123 (第二导电类型的条形柱形区域)以基本 相同尺寸(宽度、深度)和基本相同的间距沿固定方向形成在整个器件 上，并且其通过沟槽121的形成和p型(第二导电类型)半导体的外延生 长来制造。在此情况下，p型外延填充层122和123被形成为具有不超过3 Mm的宽度和不小于12的深宽比。顺带地，宽度的下限不是0/zm，并且其 依赖于耐受电压Vb和p型外延填充层122和123以及n型外延层124中 的杂质浓度C，示例性值为约1 jum。作为用于"挖"具有不小于12的较 大的深宽比的沟槽的技术，可以通过例如ICP (感应耦合等离子体)刻蚀
25或RIE (反应性离子刻蚀)的工艺来实现。或者，可以采用特殊制造工 艺，例如各向异性刻蚀或诸如LIGA (Lithographie Galvanoformung Abformung)工艺之类的硅深度刻蚀技术。
由此，根据第一实施例的半导体器件1A是其中p型外延填充层122
(半导体P区域)和n型外延层124 (半导体N区域)被重复地交替排列 并且在反向偏置时发生完全耗尽的器件。在该器件中，n型外延层124
(第一导电类型柱形区域)被一体地形成，以覆盖整个衬底表面，并且器 件部分3中的p型外延填充层122 (第二导电类型柱形区域)通过重复的 条形沟槽来形成。此外，在围绕器件部分3的端子部分5 (外围区)中， 形成在延伸方向和布局关系方面与p型外延填充层122相同的p型外延填 充层123。
具体地，p型外延填充层123沿与p型外延填充层122的条的延伸方 向相同的方向延伸，并且在条的重复方向上以一定间隔布局。在形成这样 的结构时，由第一导电类型的n型外延衬底(n型外延层120)来形成n型 区域(n型外延层124)，而p区域(p型外延填充层122和123)通过如 下方式来形成在n型外延层120中形成沟槽、然后通过外延生长用p型 半导体填充沟槽。在此情况下，沟槽宽度和在沟槽孔隙处的晶面取向被设 定为恒定。
通过采用上述制造方法和构造，在形成沟槽以及形成p型外延填充层 122和123时，在芯片(即在器件部分3中)和整个晶片中(即在端子部 分5中)可以实现基本相同的晶面取向和基本相同的沟槽孔隙面积比，而 不会导致不同的硅衬底晶面取向的出现。这可以在制造时获得稳定的超级 结结构。此外，有利于对于图案优化的研究，并且图案设计被简化，因为 其不再依赖于不同的个别规格。因为端子部分5形成有与器件部分3相同 的结构，所以半导体器件1A可以通过廉价的制造步骤来制造，而不用增 加步骤数量。此外，在p型外延填充层123的条形布局被延伸到半导体器 件1A之外达到晶片的整个面积的情况下，并且当在器件外围边缘(半导 体器件1A的端子部分5的最外侧外围部分)处的p型外延填充层123被 用作沟道限位器时，就不必再单独地形成沟道限位器(省略这样的沟道限位器成为可能)。
在此，例如，可以想到如下结构如图2E所示，用于形成端子部分5 中的p型外延填充层123的沟槽被设定为窄于用于形成器件部分3中的p 型外延填充层122的沟槽。即，可以想到如下的结构如箭头(a)所示， 端子部分5中的沟槽孔隙尺寸(宽度)被设定为窄于器件部分3中的沟槽 孔隙尺寸(宽度)。通常，如果沟槽孔隙尺寸(宽度)如此窄，刻蚀深度 将很小，并且p型外延填充层122在深度方向上的尺寸将不稳定。
相反，可以想到如下结构用于形成端子部分5中的p型外延填充层 123的沟槽被设定为宽于用于形成器件部分3中的p型外延填充层122的 沟槽。即，可以想到如下的结构如箭头(b)所示，端子部分5中的沟 槽孔隙尺寸(宽度)被设定为宽于器件部分3中的沟槽孔隙尺寸(宽 度)。如果沟槽孔隙尺寸(宽度)太宽，即如果深宽比(深度/宽度)太 小，则在随后的p型外延填充层123的形成时不可能通过外延生长来填充 沟槽。
此外，虽然在附图中没有示出，但是如果用于形成端子部分5中的p 型外延填充层123的沟槽的方向被设为不同于(例如，设为垂直于)用于 形成器件部分3中的p型外延填充层122的沟槽的方向，则将会产生对衬 底(n型高浓度衬底110)的晶面取向的影响。具体地，可能会在随后的p 型外延填充层123的形成时不能通过外延生长填充沟槽，或者可能发生诸 如异常生长之类的问题。
相反，在根据第一实施例的半导体器件1A中，p型外延填充层122和 123被形成为具有不大于3 /mi的宽度和不小于12的深宽比，由此前面刚 刚提到的问题得到了解决，并且端子部分5的特性将很稳定，结果在端子 部分5中可以保证提高的耐受电压。这可归因于如下的事实因为晶面取 向和形状(具有纵向的矩形条)被固定，所以形成沟槽时的刻蚀形状被保 持恒定，以及因为晶面取向和形状恒定，所以在通过外延生长用p型半导 体填充沟槽时外延生长条件被保持稳定。
此外，在根据本实施例的半导体器件1A中，p型横型RESURF区域 130被选择性地形成在沿与条(p型外延填充层123)的延伸方向垂直的方向重复的分隔部分(n型外延层124的表面)处，从而避免p型外延填充 层123和p型横型RESURF区域130之间的重叠。因此，其中p型 RESURF区域和p型重复外围填充外延图案彼此重叠处的、杂质浓度升高 的区域被减小，并且在端子部分5中的主要位置可以适当地获得耗尽。在 稳定了单浮空p型填充层(p型外延填充层123)的电势并且改善了反向 二极管的恢复特性的同时，实现了在端子部分5中确保高的耐受电压。在 半导体器件1A的端子部分5中，实现了在外加电压时没有电场集中的结 构，结果通过提高所有N区(n型外延层120、 n型外延层124)中的杂质 浓度，可以减小导通状态电阻。而且，p型横型RESURF区域130的图案 可以被形成为与端子部分5中的p型外延填充层(p型外延填充层123)的 图案相反的方式，使得图案布置被容易地实现。
因此，获得了如下器件该器件所具有的外围区域具有基于沟槽和p 型外延填充结构的超级结结构。此外，针对由用于确保高耐受电压的外围 浮空结构引起的反向二极管的恢复延迟，通过RESURF结构促进和改善了 电势传递。例如，以感应载荷在开关操作时产生的急冲电压以及雪崩击穿 电压的耐受水平被提高。而且，有利于对于图案优化的研究，并且图案设 计被简化，因为其不再依赖于不同的个别规格，并且可以通过简单的工艺 设计获得具有高耐受电压的半导体器件1A。
顺带地，对于限制p型外延填充层123和p型横型RESURF区域130 之间的重叠的机制，不必是其中p型外延填充层123为条形形状的构造。 各个p型外延填充层123的俯视图形状为任意形状，诸如四边形(正方 形、菱形、矩形)，或其它多边形或圆形(包括椭圆)。这也适用于其中 任意形状的p型外延填充层123被适当地排列(例如，以栅格图案)的结 构。在此情况下，p型外延填充层123的外围被n型外延层124包围。在 器件部分3中，可以任意地确定p型外延填充层是条形形状还是排列具有 任意形状的p型外延填充层；然而，优选的是，将器件部分3中的p型外 延填充层的形状设定为与端子部分5中的相同。这是因为在形成整个器件
(器件部分3和端子部分5)的沟槽时采用相同形式(基本相同的深度、 形状和间距)的情况下，可以稳定地制造通过沟槽形成和外延生长所形成的预定形状的柱的结构以及外围高耐受电压区的结构。 <第二实施例〉
图3A-3F示出了根据本发明的第二实施例的半导体器件1B。在此， 图3A-3D示意性地示出了第二实施例的半导体器件1B的构造。图3A和 3C是半导体器件1B的XY平面图，图3B和3D分别是沿图3A和3C的 线A-A'所取的XZ剖视图。图3E和3F示出了在第二实施例中横型 RESURF结构被应用于超级结结构的情况下所产生的不良影响。
第二实施例中的半导体器件1B是其中基本应用第一实施例的机制 (组成方式)并且在端子部分5中的p型外延填充层123中进行了一些修 改的器件。修改的基本思想是，在端子部分5中的p型外延填充层123 中，在条的纵向上从器件部分3延伸出的部分的每一个至少在其一个部分 处在结构上是分离开的。从器件部分3的p型外延填充层122延伸的那些 部分以在延伸方向上在结构上分离开的状态布置，并且n型外延层124被 布置在这些分离开的部分之间。注意端子部分5，结构的特征在于，条的 在纵向(Y方向)上所进行的延伸在器件部分3 (器件主体)中和端子部 分5 (外围结构部分)中被中断一次，然后以基本相同的间距和宽度沿Y 方向延伸。结构的特征还在于，在与纵向(Y方向)垂直的X方向上，p 型外延填充层以与器件部分3中的相同的间距和宽度平行排列。沿线A-A' 所取的XZ剖视图与第一实施例中的相同。虽然在从器件部分3延伸的部 分处，没有沿条的排列方向形成p型横型RESURF区域130，但是p型横 型RESURF区域130可以以与第一实施例中的相同的方式布置。
延伸方向上分离开的部分之间的距离可以被适当地确定，并且可以与 p型外延填充层122和123的宽度或排列间距不同。对于延伸方向上分离 开的部分，同样，以与用于在条重复排列所沿的方向上分离开的部分相同 的方式，选择性地形成p型RESURF区(p型横型RESURF区域130)。 在分隔部分处形成p型RESURF区具有如下的优点减少p型RESURF区 和p型外延填充层123之间的重叠。为了区别于沿与纵向(Y方向)垂直 的X方向布置在p型外延填充层123之间的p型横型RESURF区域130，
29布置在条纵向上的分隔部分中的p型RESURF区被称作p型横型RESURF 区域130_2。这也适用于具有与上面刚刚所述的相同的结构的后述其它实 施例。
在第二实施例的半导体器件IB中，具有耗尽层延伸功能的p型横型 RESURF区域130被布置在端子部分5中。在此情况下，如上面在第一实 施例中所述的，在p型柱形区域和p型横型RESURF区域彼此重叠的区域 由于更多杂质的引入而处于过度掺杂(高浓度)p型，导致耗尽条件得不 到满足并且实际上不能获得期望的耐受电压提高，这类似于图3E和3F中 所示的第三对比例(第2部分)的半导体器件1Z—2中的情形。为了解决 此问题，p型RESURF区(p型横型RESURF区域130)被选择性地形 成，以避开端子部分5中的p型外延填充层123。这点在思路上与第一实 施例相同，其中，与p型柱的重叠被抑制，以在端子部分5中的主要位置 实现耗尽。因此，就在避免端子部分5中的p型层之间的重叠的同时而通 过形成p型横型RESURF区域滤波器130实现稳定的耐受电压提高来说， 获得了与第一实施例中相同的效果。
在此，图3A和3B所示的第二实施例(第一示例)中的半导体器件 1B一1具有如下构造从p型外延填充层122延伸出的p型外延填充层123 中的每一个在各自延伸方向上的一个位置处被分离开。在此情况下，分离 开的部分优选设置在器件部分3和端子部分5之间的边界处。表述"在各 自延伸方向上的一个位置"是指p型外延填充层123的分离发生在器件部 分3和位于延伸方向上一侧的器件外围边缘之间并且在器件部分3和位于 延伸方向上相反一侧的器件外围边缘之间的一个位置。虽然在附图中没有 示出，但是在一个位置上的分隔也可以仅仅发生在位于延伸方向上一侧和 处于延伸方向上相反一侧中的一者上。换言之，分离状态可以在条的纵向 上不对称。利用图3A和3B所示的结构，可以获得如下结构其中可以以 最小值实现用于确保端子部分5中的耐受电压所必需的条的在延伸方向上 的长度。
图3C和3D中所示的根据第二实施例(第二示例)的半导体器件 1B一2具有如下构造从p型外延填充层122延伸出的p型外延填充层123中的每一个在各自延伸方向上的多个位置处被分离开。换句话说，多个短
条形的p型外延填充层123被多次重复布置在条的延伸方向上。在此情况 下，分离部分中的第一个优选设置在器件部分3和端子部分5之间的边界 处。表述"在各自延伸方向上的多个位置"是指p型外延填充层123的分 离发生在器件部分3和位于延伸方向上一侧的器件外围边缘之间的以及器 件部分3和位于延伸方向上相反一侧的器件外围边缘之间的两个或更多个 位置。虽然在附图中没有示出，但是在多个位置上的分隔也可以仅仅发生 在位于延伸方向上一侧和位于延伸方向上相反一侧中的一者。换句话说， 分离的状态可以在条的纵向上不对称。利用图3C和3D所示的结构，条的 延伸方向上的耗尽层的伸长可以被改变，从而可以进一步抑制电场集中， 使得端子部分5中的耐受电压可以被进一步提高。结果，可以进一步增大 耐受电压的裕量。
在图3C和3D中，虽然端子部分5中的p型外延填充层123在条的排 列方向上的长度被设定为短于器件部分3中的p型外延填充层122和端子 部分5中的p型外延填充层123在条的延伸方向上的组合长度(包括多个 分隔部分的总长度)，但是此构造不是必要的，并且两个长度可以是相同 的。基于如下的思路采用了该更短长度的设置在端部位于距器件部分3 (元件部分)粗略相同的距离处的情况下就可以获得期望的效果。物理上 可能的是，p型外延填充层123 (通过外延生长的沟槽121的填充物)的 末端结构位于整个主体中，而不采用较短的长度。然而，在此情况下，可 能产生一些副作用，例如寄生电容增大。
<第三实施例>
图4A-4D示出了根据本发明的第三实施例的半导体器件1C，示意性 地示出了第三实施例的半导体器件1C的构造。图4A和4C是半导体器件 1C的XY平面图，图4B和4D分别是沿图4A和4C的线A-A'所取的XZ
剖视图。
根据第三实施例的半导体器件1C是其中第一实施例的机制(组成方 式)被基本应用于p型外延填充层123的结构并且在端子部分5中的p型横型RESURF区域130中进行了一些修改的器件。修改的基本思路的特征 在于第二机制(组成方式)，其中，在形成p型横型RESURF区域130 时，p型横型RESURF区域130被布置在端子部分5中，同时孔隙132被 形成在p型外延填充层123的表面部分中的每一个的至少一部分处的p型 横型RESURF区域130处。孔隙132被设置在对应于p型外延填充层123 的位置处。
简而言之，在器件部分3的外围，端子部分5的基本整个表面(除了 p型外延填充层123的部分之外)由p型横型RESURF区域130覆盖，或 一般来说，p型外延填充层123和p型横型RESURF区域130彼此重叠， 并且在此情况下，在p型外延填充层123的表面部分处的p型横型 RESURF区域130具有孔隙132。在p型外延填充层123的表面部分处的p 型横型RESURF区域130具有孔隙132的情况下，在孔隙132的区域中不 会发生p型横型RESURF区域130和p型外延填充层123之间的重叠。为 了减少(优选地，避免)p型横型RESURF区域130和p型外延填充层 123之间的重叠，优选的是，孔隙132的尺寸(在此示例中，具体地，宽 度)被设定为大于天p型外延填充层123的尺寸。
在此，图4A和4B所示的第三实施例(第一示例)中的半导体器件 1C—1具有如下构造基于p型外延填充层123的排列方向上的分隔部分 (n型外延层124的部分)中的每一个来形成孔隙132，并也基于p型外延 填充层122延伸出的p型外延填充层123中的每一个来形成孔隙132。在 此情况下，在器件部分3与端子部分5之间的边界部分处，p型横型 RESURF区域130可以被如附图所示地布置，或是虽然没有示出，器件部 分3中的孔隙132可以与基于p型外延填充层123设置的孔隙132连续。
在此，图4C和4D所示的第三实施例(第二示例)中的半导体器件 1C_2具有如下构造基于p型外延填充层123的排列方向上的分隔部分 (n型外延层124的部分)中的每一个来形成孔隙132，而单一连续的孔 隙132被 应于从p型外延填充层122延伸出的p型外延填充层123来形 成。在此情况下，在器件部分3和端子部分5之间的边界部分处，p型横 型RESURF区域130可以被如附图所示地布置，或是虽然没有示出，器件部分3中的孔隙132可以与对应于p型外延填充层123设置的单一孔隙 132连续。
顺带地，在图4A和4C所示的俯视图中，p型外延填充层123和p型 横型RESURF区域130之间重叠的部分被示为仿佛p型横型RESURF区域 130处于下侧，而p型外延填充层123处于上侧。然而，这是为了方便绘 图。实际上，p型横型RESURF区域130处于上侧，而p型外延填充层 123处于下侧，并且在重叠部分中的杂质浓度升高。
在上述构造中的任何一种中，p型RESURF区域(p型横型RESURF 区域130)被选择性地形成，以避开端子部分5中的p型外延填充层 123。这点在思路上与第一实施例(其中，与p型柱的重叠被抑制，以在 端子部分5中的主要位置实现耗尽)相同。因此，就在避免端子部分5中 的p型层之间的重叠的同时通过形成p型横型RESURF区域130而实现了 稳定的耐受电压提高来说，获得了与第一实施例中相同的效果。然而，在 此应该注意，对比第一示例和第二示例，第一示例较之第二示例在p型横 型RESURF区域130的面积上更大，并且在耐受电压的提高上有利。
<第四实施例>
图5A-5D示出了根据本发明的第四实施例的半导体器件1D，示意性 地示出了第四实施例的半导体器件1D的构造。图5A和5C是半导体器件 1D的XY平面图，图5B和5D分别是沿图5A和5C的线A-A'所取的XZ
剖视图。
在根据第四实施例的半导体器件1D中，对于p型外延填充层123的 结构基本应用第二实施例的机制(组成方式)，而对于端子部分5中的p 型横型RESURF区域130进行与第三实施例中的相同的修改。
在此，根据图5A和5B所示的第四实施例(第一示例)的半导体器件 1D_1具有如下结构在从p型外延填充层122延伸出的p型外延填充层 123中的每一个在一个位置上被分离开这一方面，与第二实施例(第一示 例)的相同，在p型橫型RESURF区域130以基于从p型外延填充层122 延伸出的p型外延填充层123中的每一个的方式设置有孔隙132这一方面，与第三实施例(第一示例)的相同。
根据图5C和5D所示的第四实施例(第二示例)的半导体器件1D一2 是如下的器件在从p型外延填充层122延伸出的p型外延填充层123中 的每一个在多个位置处被分离开这一方面，具有与第二实施例(第二示 例)的相同的结构，在p型横型RESURF区域130以对应于从p型外延填 充层122延伸出的p型外延填充层123的方式设置有单一孔隙132这一方 面，具有与第三实施例(第二示例)的相同的结构。具体地，对于每一个 在多个位置处被分离开的p型外延填充层123，基于该分离而连续的单一 孔隙132被形成在p型横型RESURF区域130中。对于p型外延填充层的 在延伸方向上的分隔部分，分隔部分的表面部分被从p型横型RESURF区 域130延伸出的层(延伸层)所连续地覆盖。
顺带地，在图5A和5C所示的俯视图中，p型外延填充层123和p型 横型RESURF区域130之间重叠的部分被示为仿佛p型横型RESURF区域 130处于下侧，而p型外延填充层123处于上侧。然而，这是为了方便绘 图。实际上，p型横型RESURF区域130处于上侧，而p型外延填充层 123处于下侧，并且在重叠部分中，杂质浓度升高。
虽然在附图中没有示出，但是半导体器件可以是如下的器件在从p 型外延填充层122延伸出的p型外延填充层123中的每一个在一个位置上 被分离开这一方面，具有与第二实施例(第一示例)的相同的结构，在p 型横型RESURF区域130以对应于从p型外延填充层122延伸出的p型外 延填充层123的方式设置有单一孔隙132这一方面，具有与第三实施例 (第二示例)的相同的结构。或者，半导体器件可以是如下的器件在从 p型外延填充层122延伸出的p型外延填充层123中的每一个在多个位置 上被分离开这一方面，具有与第二实施例(第二示例)的相同的结构，在 p型横型RESURF区域130以基于从p型外延填充层122延伸出的p型外 延填充层123中的每一个的方式设置有孔隙132这一方面，具有与第三实 施例(第一示例)的相同的结构。
在上述构造中的任何一种中，p型RESURF区被选择性地形成在条的 延伸方向上的各个分隔部分和在与条的延伸方向垂直的方向上的重复分隔部分。p型RESURF区(p型横型RESURF区域130)被选择性地形成， 以避开端子部分5中的p型外延填充层123。这点在思路上与第一实施例 (其中，与p型柱的重叠被抑制，以在端子部分5中的主要位置实现耗 尽)相同。因此，就在避免端子部分5中的p型层之间的重叠的同时通过 形成p型横型RESURF区域130来实现稳定的耐受电压提高来说，获得了 与第一实施例中相同的效果。然而，在此应该注意，如在上面的第三实施 例中所述的，其中p型横型RESURF区域130以基于p型外延填充层123 中的每一个的方式设置有孔隙132的构造在p型横型RESURF区域130的 面积方面更大，并且在耐受电压的提高上有利。
<第五实施例>
图6A-6B示出了根据本发明的第五实施例的半导体器件1E，示意性 地示出了第五实施例的半导体器件1E的构造。图6A是半导体器件1E的 XY平面图，图6B是沿图6A的线A-A'所取的XZ剖视图。
第五实施例的半导体器件1E具有如下的构造对于p型外延填充层 123的结构基本应用第一实施例的机制(组成方式)，而端子部分5中的 p型横型RESURF区域130被去除。
在此构造中，构成器件部分3中的超级结结构的沟槽和由填充沟槽形 成的p型外延填充层122沿图中的Y方向延伸，并且平行排列。此外，注 意端子部分5，构造的特征在于，沿纵向(Y方向)上的延伸部不仅穿过 器件部分3，而且进入端子部分5，并且p型外延填充层123不仅沿条的 纵向延伸，而且沿垂直于纵向的X方向以与器件部分3中的基本相同的间 距和宽度平行排列。利用此结构，如已经在上面的第一实施例中描述的， 在形成沟槽和外延生长p型硅时，在器件部分3和端子部分5的整个器件 (或者，整个晶片)可以实现基本相同的晶面取向和基本相同的沟槽深孔 隙面积比，而不会引起不同的硅衬底晶面取向的出现。这可以在制造时获 得稳定的超级结结构。此外，因为没有设置p型横型RESURF区域130， 所以该构造的优点在于，不需要用于形成横型RESURF区域的步骤，并且 该结构是廉价的并对于器件结构工艺亲和性良好，但是该构造在耐受电压方面不如第一实施例。 <第六实施例>
图7A和7B示出了根据本发明的第六实施例的半导体器件1F，示意 性地示出了第六实施例的半导体器件1F的构造。图7A是第六实施例(第 一示例)的XY平面图，图7B是第六实施例(第二示例)的XY平面 图。
第六实施例的半导体器件1F具有如下的构造对于p型外延填充层 123的结构基本应用第二实施例的机制(组成方式)，而端子部分5中的 p型横型RESURF区域130被去除。在此，图7A中所示的根据第六实施 例(第一示例)的半导体器件1F—1具有通过从第二实施例(第一示例) 的半导体器件1B去除p型横型RESURF区域130得到的构造，在第二实 施例(第一示例)的半导体器件1B中，从p型外延填充层122延伸出的p 型外延填充层123中的每一个在一个位置处被分离开。图7B中所示的根 据第六实施例(第二示例)的半导体器件1F一2具有通过从第二实施例 (第二示例)的半导体器件1B去除p型横型RESURF区域130得到的构 造，在第二实施例(第二示例)的半导体器件IB中，从p型外延填充层 122延伸出的p型外延填充层123中的每一个在多个位置处被分离开。
如在上面的第二实施例中已经描述的，注意器件部分3，结构的特征 在于，条的在纵向(Y方向)上进行的延伸在器件部分3 (器件主体)和 端子部分5 (外围结构部分)中被中断一次，然后以基本相同的间距和宽 度沿Y方向延伸，并且在与纵向(Y方向)垂直的X方向上，p型外延填 充层以与器件部分3中的相同的间距和宽度平行排列。利用此结构，在形 成沟槽和外延生长p型硅时，在器件部分3和端子部分5的整个器件(或 者，整个晶片)可以实现基本相同的晶面取向和基本相同的沟槽深孔隙面 积比，而不会引起不同的硅衬底晶面取向的出现。这可以在制造时获得稳 定的超级结结构。此外，因为没有设置p型横型RESURF区域130，所以 该构造的优点在于，不需要用于形成横型RESURF区域130的步骤，并且 该结构是廉价的并对于器件结构工艺亲和性良好，但是该构造在耐受电压方面不如第二实施例。 <制造方法>
图8A-8N示出了制造根据本实施例的半导体器件的方法中的技术。这 些附图分别示出了第一到第四实施例中的半导体器件1A-1D的器件部分3 (处于其中心及其周围的部分)以及部分3和5 (对应于实施例中的A-A' 剖视图)。在附图中，图8A、 8C、 8E、 8G、 81、 8K和8M示出了器件部 分3的中心部分，而图8B、 8D、 8F、 8H、 8J、 8L和8N示出了从器件部 分3到端子部分5的涵盖它们之间的边界部分的部分。在附图中的一些 中，n型高浓度衬底110被省略。
如上面已经描述的，通过应用沟槽形成和外延回填制造方法(第三制 造方法)形成p型外延层122和123，其中，沟槽被形成在厚的外延层(n 型外延层120)中，然后通过外延生长用含杂质的硅回填所形成的沟槽。 沟槽形成和填充生长中的每一者可以以单个步骤来完成。在此实施例中， n型外延层120以期望的厚度形成在n型高浓度衬底110上的其中将形成 器件部分3和端子部分5的区域中。此后，形成对于器件部分3和端子部 分5两者来说尺寸都相同的沟槽121，由此，n型外延层124首先被形成在 相邻的沟槽121之间。然后，在器件部分3和端子部分5中的沟槽121都 同时(在同一时间)通过外延生长用p型半导体填充，以形成p型外延填 充层123。
首先，n型外延层120被形成在用作漏极层的n型高浓度衬底110 上。在此实例中，杂质浓度被设为例如5E14到1E16离子/cm3。然后，在 器件部分3和端子部分5两者中，通过其中使用光刻胶或氧化物膜硬掩模 等的刻蚀处理，在n型高浓度衬底110上的n型外延层120中，以诸如满 足最终要求的p型外延填充层123的宽度W和深度D的深高比，形成沟 槽形凹槽(沟槽121)(图8A和8B)。在此实例中，对于器件的整个区 域，以基本相同尺寸、基本相同的间距和沿固定方向形成用于p型外延填 充层122和123的沟槽121 (使得沟槽121的宽度和重复间距在整个区域 是恒定的)。此外，优选地，沟槽121被形成为使得p型外延填充层122和123将具有不大于3 /mi (并且不小于1 /mi)的宽度的沟槽宽度，以及使 得深宽比不小于12的深度。
此后，通过外延生长用p型半导体填充沟槽121，以形成超级结结 构。例如，用于稍后构成p型外延填充层122和123的p型外延填充层 125以填满沟槽121的方式被外延生长(图8C和8D)。此外，在这样由 用于构成p型外延填充层122和123的p型半导体填充沟槽121之后，通 过CMP (化学机械抛光)技术等拋光p型外延填充层125，直到n型外延 层124被暴露，并且所得的表面被镜面精整，以获得由其填充沟槽121的 p型外延填充层122和123 (图8E和8F)。
结果，得到超级结结构，其中，在形成在n型高浓度衬底110上的n 型外延层120中，p型外延填充层122、 123和n型外延层124以基本相同 的宽度和基本相同的间距被重复交替地排列。n型外延层124由n型外延 层120自身构成。p型外延层122和123通过如下的工艺来形成通过外 延生长用包含预定浓度的杂质的p型半导体填充在形成于n型外延层120 中的沟槽121中。在器件的整个区域，沟槽121以基本相同尺寸、基本相 同的间距并沿固定方向形成。因此，在器件的整个区域，通过外延生长用 p型半导体填充沟槽121形成的p型外延填充层122和123也以基本相同 尺寸、基本相同的间距并沿固定方向形成。
在通过CMP技术等镜面抛光表面之后，沟道限位器140被形成在端 子部分5的外围边缘处的n型外延层120的表面部分。此外，在端子部分 5侧，通过使用掩模来避开p型外延填充层123，将含有预定浓度的杂质 的半导体注入n型外延层124 (n型外延层120)的表面。具体地，通过使 用光刻胶掩模等进行图案化，并且通过离子注入形成仅仅在端子部分5中 的用于构成p型横型RESURF区域130的具有预定杂质浓度的p型半导体 (图8G和8H)。结果，p型横型RESURF区域130被选择性地形成在p 型外延填充层123的条的分隔部分处(图8I和8J)。由此，覆盖n型外延 层120的p型横型RESURF区域130被仅仅形成在端子部分5中，并且根 据需要使得孔隙132被形成在p型外延填充层123的上层中。
在此实例中，掩模的图案化被进行，使得掩模至少完全覆盖器件部分3，并且在端子部分5侧，覆盖p型外延填充层123的每一个的至少一部 分。优选地，在对应于p型外延填充层123的位置处的掩模的覆盖部分被 设定为在尺寸(在此示例中，具体地，沿条的排列方向上的宽度)上大于 p型外延填充层123。在此优选条件下，掩模覆盖p型外延填充层123并还 覆盖围绕p型外延填充层123的孔隙132。在p型外延填充层123中的每 一个的至少一部分被掩模如此覆盖的情况下，孔隙132被形成在p型外延 填充层123的表面部分，从而p型外延填充层123和p型横型RESURF区 域130之间的重叠被减少。当掩模被形成为覆盖尺寸上大于p型外延填充 层123的面积时，重叠被避免。
此外，在器件部分3侦!l，如图8K和8L所示，MOSFET的各种元件 (诸如基区域、栅极绝缘膜、栅电极、源区域、源电极等)被形成，以完 成具有超级结结构的MOSFET。例如，通过对与p型外延填充层122相匹 配的位置进行掩蔽，将包含预定浓度的杂质的p型半导体注入到p型外延 填充层122的处于与n型高浓度衬底110相反一侧的表面中，从而p型基 区域126被选择性地形成，以与p型外延填充层122连接。
此外，如图8M和8N所示，n+源区域(源区域)被选择性地形成在p 型基区域126的表面部分。源电极(第二主电极)被形成为与n+源区和p 型基区域126的表面接触。绝缘膜142被形成在端子部分5的表面上，但 不包括p型横型RESURP区域130上的区域(在与器件部分3的边界处的 p型横型RESURF区域130)。此外，在n型外延层120的与源电极相同 的表面侧，栅电极(控制电极)每个均隔着栅极绝缘膜、以被源电极包围 的状态分别被形成在夹在相邻的p型基区126之间的n型外延层124的表 面上和相邻的p型基区域126和n+源区域的表面上。在此实例中，栅极绝 缘膜144也被形成在端子部分5中的绝缘膜142上。此外，源电极148被 形成为覆盖器件部分3和端子部分5的基本整个表面。结果，p型横型 RESURF区域130通过p型基区126电连接到源电极146。
制造根据其中没有设置p型横型RESURF区域130的第五和第六实施 例的半导体器件1E和1F的方法没有被示于附图中，但是通过从上述制造 方法省略形成p型横型RESURF区域130的步骤实现了这样的方法。虽然己经参考上述实施例描述了本发明，但是本发明的技术范围不限 于实施例的描述范围。在不偏离本发明的主旨的范围的情况下，各种修改 或改进可以应用于上述实施例，并且通过这样的修改或改进得到的构造也 被包括在本发明的技术范围内。
此外，上述实施例并不对根据所附权利要求书的本发明进行限制，并 且在实施例中描述的特征的所有的组合对于根据本发明的解决问题的手段 来说不是必要的。上述实施例包括本发明的各种级别，并且通过多个所公 开的构造特征的适当组合，可以概括不同的本发明的方案。并且，在获得 本发明的效果的前提下，当从实施例中所示的所有构造特征去除一些构造 特征时，通过去除这些构造特征所获得的构造也可以被概括为本发明的方 案。
例如，虽然在上述实施例中，p型外延填充层122、 123 (或沟槽 121)的底表面没有达到n型高浓度衬底110，但是可以采用其中底表面达 到n型高浓度衬底110的构造。
虽然在上述实施例中，填充沟槽121的半导体区域是p型半导体区 域，但是这些区域可以是n型半导体区域。具体地，可以采用其中沟槽 121被形成在布置在n型高浓度衬底110上的p型单晶半导体层中且用n 型外延层来填充各个沟槽121的结构。
虽然n型半导体衬底(n型高浓度衬底110)被用于上述实施例，但 是也可以使用p型半导体衬底。在此情况下，可应用如下两种超级结结 构。 一种是其中沟槽121被形成在布置在p型半导体衬底110上的p型单 晶半导体层中且用n型外延层填充各个沟槽121的结构。另一种是其中沟 槽121被形成在布置于p型半导体衬底上的n型单晶半导体层中且用p型 外延层来填充各个沟槽121的结构。
虽然通过与具有硅表面作为通道的横向MOSFET结合示出了作为布置 在超级结结构上的开关器件的示例的MOSFET，但是这不是对本发明的限 制。也可以采用具有形成在相对较浅的沟槽的内壁处的栅极氧化物和栅极 金属的纵型MOSFET。
虽然其中栅极绝缘膜包括氧化硅膜的MOS型被用于上述实施例，但是这不是对本发明的限制。可以采用其中栅极绝缘膜包括不同于氧化硅膜
的其它绝缘膜(例如，高介电常数膜)的MIS (金属绝缘体半导体)。
虽然在上述实施例中，功率MOSFET (绝缘栅极场效应晶体管)被示
为示例，但是这些实施例也适用于允许应用超级结结构的任何半导体器
件。例如，这些实施例也适用于设计来实现提高的耐受电压和增大的电流
容量的半导体器件，例如IGBT (绝缘栅极双极晶体管)、SBD (肖特势
垒二极管)以及普通的双极晶体管和二极管。
虽然在上述实施例中示出了其中硅(Si)被用作半导体材料的半导体
器件，但是该材料(基体材料)不限于硅(Si)。除硅之外的可以使用的
其它材料的示例包括化合物半导体，诸如碳化硅(SiC)、氮化锗(GaN)、氮
化铝(A1N)等，并包括金刚石。
本申请包含与2008年8月8日递交给日本专利局的日本在先专利申请
JP 2008-205325中所揭示的主题相关的主题，该日本在先专利申请通过引
用被全文包含于此。
权利要求
1.一种半导体器件，包括第一导电类型的第一半导体区域，其布置在第一电极一侧；第二半导体区域，其具有所述第一导电类型的第一柱形区域和第二导电类型的第二柱形区域，所述第一柱形区域和所述第二柱形区域沿着布置在所述第一半导体区域的位于与所述第一电极相反一侧的第二电极一侧的表面、以成对的状态交替地设置在器件部分和围绕所述器件部分的端子部分中；以及所述第二导电类型的横型RESURF区域，其布置在所述端子部分中的所述第二半导体区域的位于与所述第一半导体区域相反一侧的表面部分，其中，所述端子部分中的所述第二柱形区域的各个表面部分中的每一个均至少在其一部分上没有所述横型RESURF区域。
2. 如权利要求1所述的半导体器件，其中，所述横型RESURF区域在与所述第二柱形区域对应的位置上具 有尺寸大于所述第二柱形区域的孔隙。
3. 如权利要求1所述的半导体器件，其中，通过由外延生长以所述第二导电类型的半导体填充在所述第二 半导体区域中形成的沟槽中的每一个沟槽，来形成所述第二柱形区域中的 每一个；所述第一柱形区域中的每一个由夹在所述第二柱形区域之间的区域构 成；并且所述第二柱形区域在所述第二半导体区域中在所述器件部分和所述端 子部分的整个面积上排列成沿相同方向和相同深度的多个条，并且其沿排 列方向的宽度和其排列间距在所述器件部分和所述端子部分中在相同深度 位置处都是相同的。
4. 如权利要求3所述的半导体器件，其中，所述第二柱形区域中的沿所述条的纵向从所述器件部分延伸出 的、位于所述端子中的那个或那些第二柱形区域每个均在其至少一个部分处在结构上是分离的；以及所述横型RESURF区域对于每一个所述条的所述分离部分连续存在。
5. 如权利要求1所述的半导体器件，其中，所述器件部分中和所述端子部分中的各个所述第一柱形区域均被形成为具有相同的杂质浓度；并且所述器件部分中和所述端子部分中的各个所述第二柱形区域都被形成为具有相同的杂质浓度。
6. —种半导体器件，包括第一导电类型的第一半导体区域，其布置在第一电极一侧；第二半导体区域，其具有所述第一导电类型的第一柱形区域和第二导电类型的第二柱形区域，所述第一柱形区域和所述第二柱形区域沿着布置在所述第一半导体区域的位于与所述第一电极相反一侧的第二电极一侧的表面、以成对的状态交替地设置在器件部分和围绕所述器件部分的端子部分中，其中，通过由外延生长以所述第二导电类型的半导体填充在所述第二半导体区域中形成的沟槽中的每一个沟槽，来形成所述第二柱形区域中的每一个，所述第一柱形区域中的每一个由夹在所述第二柱形区域之间的区域构成，并且所述第二柱形区域在所述第二半导体区域中在所述器件部分和所述端子部分的整个区域上沿相同方向和相同深度排列成多个条形，并且其沿排列方向的宽度和其排列间距在所述器件部分和所述端子部分中的相同深度位置处都是相同的。
7. 如权利要求6所述的半导体器件，其中，所述第二柱形区域中的沿所述条形的纵向从所述器件部分延伸出的、位于所述端子中的第二柱形区域每个均在其至少一个部分处在结构上是分离的。
8. 如权利要求7所述的半导体器件，其中，所述分离的第二柱形区域每个均在其处于所述端子部分中的、在一侧延伸的不少于两个部分处在结构上是分离的。
9. 如权利要求6所述的半导体器件，其中，所述器件部分中和所述端子部分中的各个所述第一柱形区域均 被形成为具有相同的杂质浓度；并且所述器件部分中和所述端子部分中的各个所述第二柱形区域均被形成 为具有相同的杂质浓度。
10. —种制造半导体器件的方法，包括如下步骤 沿着第一导电类型的第一半导体区域的表面形成所述第一导电类型的第二半导体区域，所述第二半导体区域具有所述第一导电类型的第一柱形 区域和第二导电类型的第二柱形区域，并且所述第一柱形区域和所述第二 柱形区域以成对的状态交替设置在器件部分和围绕所述器件部分的端子部 分中；以及通过使用掩模覆盖整个所述器件部分并覆盖所述端子部分中的所述第二柱形区域中每一个第二柱形区域的至少一部分，在所述端子部分中的所 述第二半导体区域的与所述第一半导体区域相反一侧的表面部分处，形成所述第二导电类型的横型RESURF (降低表面场)区域。
11. 如权利要求IO所述的制造半导体器件的方法，其中，所述掩模的覆盖所述端子部分中的所述第二柱形区域中的每一 个第二柱形区域的部分在尺寸上大于所述第二柱形区域。
12. 如权利要求IO所述的制造半导体器件的方法，其中，所述第二半导体区域在将形成所述器件部分和所述端子部分的 整个面积上被形成在所述第一半导体区域上方，所述第一柱形区域每个均被形成在所述第二半导体区域中形成的沟槽 中的相邻两者之间，所述沟槽以沿相同方向和相同深度的条形的方式形成 在所述器件部分和所述端子部分中，以及通过外延生长同时填充所述器件部分和所述端子部分中的所述沟槽， 形成所述第二柱形区域。
13. —种制造半导体器件的方法，包括如下步骤在第一导电类型的第一半导体区域以上形成所述第一导电类型的第二半导体区域；在所述第二半导体区域中在器件部分和围绕所述器件部分的端子部分 中以沿相同方向和相同深度的条形的形式形成沟槽，从而形成所述第一导 电类型的第一柱形区域；以及通过外延生长用所述第二导电类型的半导体填充所述沟槽，从而形成 所述第二导电类型的第二柱形区域。
14.如权利要求13所述的制造半导体器件的方法，其中，所述第二半导体区域在将形成所述器件部分和所述端子部分的 整个面积上被形成在所述第一半导体区域以上，所述第一柱形区域每个均被形成在所述第二半导体区域中形成的沟槽 中的相邻两者之间，所述沟槽以沿相同方向和相同深度的条形的形式形成 在所述器件部分和所述端子部分中，以及通过外延生长同时填充所述器件部分和所述端子部分中的所述沟槽， 形成所述第二柱形区域。
全文摘要
本发明公开了半导体器件和制造半导体器件的方法。半导体器件包括第一导电类型的第一半导体区域，其处于第一电极侧；以及第二半导体区域，其具有第一导电类型的第一柱形区域和第二导电类型的第二柱形区域，第一柱形区域和第二柱形区域沿着布置在第一半导体区域的位于与第一电极相反一侧的第二电极一侧的表面、以成对的状态交替地设置在器件部分和围绕所述器件部分的端子部分中。该半导体器件还包括第二导电类型的横型RESURF区域，其处于端子部分中的第二半导体区域的与第一半导体区域相反一侧的表面部分。
文档编号H01L29/78GK101645458SQ20091015926
公开日2010年2月10日 申请日期2009年8月10日 优先权日2008年8月8日
发明者佐佐木有司, 保积宏纪, 柳川周作 申请人:索尼株式会社