专利名称：半导体集成电路及其设计方法和半导体芯片的制作方法
技术领域：
本发明涉及半导体集成电路、尤其是涉及包含了与时钟信号同步地取入数据位的锁存电路的半导体集成电路、半导体芯片以及半导体集成电路的设计方法。
背景技术：
作为在半导体IC芯片上构筑的锁存电路的触发器(以下，称之为FF)中，由于制造上的差异或布线延迟等的影响，产生供给到各FF的时钟信号的边沿定时不一致的、所谓的时钟脉冲相位差(clock skew)。由于该时钟脉冲相位差的影响，例如在接收比规定定时慢的时钟信号的FF中，不能够充分地确保为了可靠地取入数据而必要的数据的保持期间，即保持时间(hold time)，从而存在取入错误的数据顾虑。另一方面，在接收比规定的定时快的时钟信号的FF中，不能够充分地确保用于防止再次取入之前刚刚取入的数据的时间，即准备时间，从而存在取入错误的数据顾虑。于是，提出了如下的时钟树形成方法，即、在布局设计的阶段，按FF之间的每个路径测量保持时间，为了使保持时间处于规定的范围内，在时钟信号线上插入作为延迟电路的缓冲器或设定时钟分支路径。(参照例如，专利文献I的段落
以及图5)。可是，为了形成这样的时钟树需要复杂的演算处理。而且，在必须插入具有长的延迟时间的缓冲器时，会出现该缓冲器所占有的布局面积大的问题。专利文献I :日本专利特开2007-183887号公报
发明内容
本发明的目的在于提供一种能够用简单的设计、小规模的构成来抑制时钟脉冲相位差的半导体集成电路、半导体芯片以及半导体集成电路的设计方法。本发明的半导体集成电路包含有与时钟信号同步地取入数据位的锁存电路，其特征在于，具备延迟电路，其被连接于上述数据位的供给源以及上述锁存电路的数据输入端子之间；以及时钟信号路径，其将上述时钟信号从上述时钟信号的供给源传输至上述锁存电路的时钟输入端子，上述延迟电路具备第I延迟部，该第I延迟部通过串联连接与上述时钟信号路径中所包含的上述逻辑元件的个数相同数目个的该逻辑元件而构成；以及第2延迟部，其具有与布线延迟时间相同长度的延迟时间，该布线延迟时间与上述时钟信号路径中的布线的布线长度相对应。另外，本发明的半导体芯片包含有与时钟信号同步地取入数据位的锁存电路，其特征在于，具备数据焊盘，其沿着芯片的外周进行配置；时钟焊盘，其沿着上述芯片的外周进行配置；时钟布线，其将上述锁存电路和上述时钟焊盘之间连接起来；数据布线，其将 上述锁存电路和上述数据焊盘之间连接起来；第I波形整形元件，其被连接于上述锁存电路和上述时钟焊盘之间；第2波形整形元件，其被连接于上述锁存电路和上述数据焊盘之间；延迟电路，其被连接于上述锁存电路和上述数据焊盘之间，且具有与电容器的充放电电流量相对应的延迟量；及接地布线，其与上述电容器的一端连接，上述接地布线被配置成，在形成有上述数据焊盘和上述延迟电路的中间区域上以在沿着上述芯片的外周边缘的方向延伸的方式进行配置。本发明的半导体集成电路的设计方法是包含了与时钟信号同步地取入数据位的锁存电路的半导体集成电路的设计方法，其特征在于，具备对数据焊盘、时钟焊盘、时钟布线、数据布线、第I波形整形元件、第2波形整形元件、锁存电路以及具有与被供给到电容器的充放电电流量相对应的延迟量的延迟电路进行配置的步骤；决定与由上述时钟布线的长度所确定的延迟量相当的上述电容器的容量和/或充放电电流量的步骤；根据上述电容器的容量和/或充放电电流量，进行恒流偏置电压的计算和/或上述电容器的布局形状的计算的步骤；根据上述恒流偏置电压的计算和/或上述电容器的布局形状的计算，对生成上述电容器和/或上述恒流偏置电压的电路进行配置和/或修正的步骤。发明效果 在本发明中，具备第I延迟部，其通过在数据位的供给源和锁存电路的数据输入端子之间，串联连接与时钟信号路径中所包含的逻辑元件的个数相同数目个的该逻辑元件而构成，时钟信号路径在时钟信号的供给源以及锁存电路的时钟输入端子之间；以及第2延迟部，其具有与布线延迟时间相同长度的延迟时间，该布线延迟时间与时钟信号路径中的布线的布线长度相对应。通过该第I延迟部可以抑制伴随时钟信号路径中所包含的逻辑元件的延迟时间而产生的时钟脉冲相位差，通过第2延迟部可以抑制伴随时钟信号路径中的布线延迟时间而产生的时钟脉冲相位差。根据该构成，不用进行考虑了用于降低时钟脉冲相位差的时钟树构造的设计，或使数据位的供给源以及锁存电路之间的数据布线长度与时钟布线长度一致的复杂的设计，可对准备时间和保持时间确保充足的余量。因此，不会发生由于构筑了能够降低时钟脉冲相位差的时钟树，而作为延迟单元的逻辑元件的串联级数变长，或者使数据布线长度与时钟布线长度一致而增大的情况，所以与采用这些设计方法时相比，可减小芯片占有面积。
图I是表示作为本发明的半导体集成电路的数据取入部的电路图。图2是表示可变延迟缓冲器53的内部构成的电路图。图3是从芯片上面俯视被设置在可变延迟缓冲器53中的电容器Cl和C2的构造的俯视图。图4是表示为了构筑图I所示的数据取入部而实施的芯片布局处理的流程的流程图。图5是表示数据焊盘ro以及时钟焊盘的配置形式的一例的图。图6是表示数据焊盘ro以及时钟焊盘的配置形式的另一例的图。图7是表示图I所示的数据取入部中的各元件在芯片上的配置以及布线形式的一例的图。图8是表示数据取入部的另一例的电路图。图9是表示为了构筑数据取入部而实施的其他的芯片布局处理的流程的流程图。图10是表示在图8所示的数据取入部中的各元件的芯片上的配置以及布线方式的一例的图。
图11是表示在图8所示的数据取入部中的各元件的芯片上的配置以及布线方式的另一例的图。图中符号说明S1 316· ·· FF (触发器)；4、20· · ·延迟时间设定部；S1 516· · ·延迟电路；
53...可变延迟缓冲器；C1、C2...电容器；IV1、IV2...可变延迟反相器。
具体实施例方式在本发明中，在与时钟信号同步地取入数据位的锁存电路的数据输入端子和数据位的供给源之间，设置有具备如下的第I延迟部和第2延迟部的延迟电路。第I延迟部是通过串联连接与时钟信号路径中所包含的逻辑元件的个数相同数目个的该逻辑元件而构成的，该时钟信号路径在时钟信号的供给源以及锁存电路的时钟输入端子之间。第2延迟部具有与布线延迟时间相同的长度的延迟时间，该布线延迟时间与时钟信号路径中的布线的布线长度相对应。(实施例)图I是表示从构筑于半导体芯片的电路网中节选出的数据取入部的构成的电路图。图I所表示的数据取入部在时钟信号CLK的上升沿读取16位的各个输入数据位D1 D16。如图I所示,所涉及的数据取入部由反相器I、反相器Z1 FF316、延迟时间设定部4以及延迟电路S1 516构成。反相器I通过时钟布线CLL向各个反相器Z1 216供给使输入时钟信号CLK的逻辑电平反转而得到的反转时钟信号CK，该反转时钟信号CK是通过作为半导体芯片的外部连接端子的时钟焊盘PCD从外部输入的。反相器I配置于成为输入时钟信号CLK的供给源的时钟焊盘PCD的附近。反相器 216向各个FFS1 FF316的时钟输入端子供给使反转时钟信号CK的逻辑电平反转而得到的时钟信号。另外，反相器 216分别配置于各个FFS1 FF316的时钟输入端子的附近。这些反相器I以及反相器 216带 有针对时钟信号的波形整形功能。延迟电路S1-S16分别具有相同的内部构成，如图I所示由反相器51、52以及可变延迟缓冲器53构成。反相器51向可变延迟缓冲器53供给使输入数据位D的逻辑电平反转而得到的反转位信号DQ，该输入数据位D是由作为半导体芯片的外部连接端子的数据焊盘H)供给的。反相器51具有与时钟信号路径中所包含的上述反相器I相同的处理时间(以后，称之为延迟时间)，且配置于成为输入数据位D的供给源的数据焊盘ro的附近。可变延迟缓冲器53向反相器52供给使上述反转位信号DQ延迟而得到的延迟反转位信号DDQ。在可变延迟缓冲器53中，延迟反转位信号DQ时的延迟量根据恒流偏置电压CP以及CN发生变化，该恒流偏置电压CP以及CN作为由延迟时间设定部4供给的延迟控制电压。反相器52向FF3的数据输入端子供给使可变延迟缓冲器53供给的延迟反转位信号DDQ的逻辑电平反转而得到的信号作为延迟数据位DD。反相器52具有与时钟信号路径中所包含的上述反相器2大致相同的延迟时间。例如，各个反相器2以及52，使用相同的工艺，以相同的元件大小形成。由此，能够容许起因于制造工艺的偏差的误差。作为锁存电路的各个FFS1 FF316，在每个通过反相器 216供给的时钟信号的上升沿，取入由对应于各个FFS1 FF316的延迟电路S1 516供给的延迟数据位DD1 DD16,并将其作为取入数据SD1 SD16发送出去。延迟时间设定部4生成恒流偏置电压CP1 CP16以及CN1 CN16,作为对延迟电路S1 516各自的延迟时间分别进行调整的延迟时间控制电压，并供给到各个延迟电路S1 516的可变延迟缓冲器53。S卩、延迟时间设定部4将恒流偏置电压CP1以及CN1供给延迟电路S1的可变延迟缓冲器53，将恒流偏置电压CP2以及CN2供给延迟电路52的可变延迟缓冲器53，将恒流偏置电压CP3以及CN3供给延迟电路53的可变延迟缓冲器53。应由延迟时间设定部4生成的恒流偏置电压CP1 CP16以及CN1 CN16的各个的值，预先通过设计阶段的芯片布局处理(后述)，分别单独地设定。即、通过该芯片布局处理，首先按每个FFS1 FF316算出与时钟布线CLL的布线长度对应的、起因于布线电阻以及寄生电容的延迟时间(称之为布线延迟时间)。并且，进行延迟时间设定部4的设定，使其生成与按各个FF3算出的延迟时间相对应的恒流偏置电压CP1 CP16 (CN1 CN16)。作为延迟时间设定部4也可以采用如下的构成，即、通过外部供给的控制信号可任意地设定应生成的恒流偏置电压CP1 CP16以及CN1 CN16。图2是表示可变延迟缓冲器53的内部构成的图。如图2所示，可变延迟缓冲器53由可变延迟反相器IVl以及IV2和电容器Cl以及C2构成。可变延迟反相器IVl由作为P沟道MOS (metal-oxide semiconductor)型的FET (Field effect transistor)的晶体管Pl以及P2和作为η沟道MOS型的FET的晶体管NI以及Ν2构成。向晶体管Pl的栅极端子供给恒流偏置电压CP，向其源极端子施加电源电位VDD，其漏极端子与晶体管Ρ2的源极端子连接。晶体管Pl生成与恒流偏置电压CP对应的电流，并将该电流通过其漏极端子向晶体管Ρ2的源极端子送出。向晶体管Ρ2的栅极端子施加从反相器51送出的反转位信号DQ，其漏极端子与线LI连接。晶体管Ρ2在反转位信号DQ的电平与逻辑电平I对应时处于断开状态，而在反转位信号DQ的电平与逻辑电平O对应时处于接通状态，将上述晶体管Pl的漏极端子以及线LI之间连接。即、晶体管Ρ2处于接通状态时，与逻辑电平I对应的电源电位VDD施加于线LI。向晶体管Ν2的栅极端子供给恒流偏置电压CN，向其源极端子施加接地电位GND，其漏极端子与晶体管NI的源极端子连接。与恒流偏置电压CN对应的电流流入晶体管Ν2，且通过源极端子输出。向晶体管NI的栅极端子施加从反相器51送出的反转位信号DQ，其漏极端子与线LI连接。晶体管NI在反转位信号DQ的电平与逻辑电平O对应时处于断开状态，而在反转位信号DQ的电平与逻辑电平I对应时处于接通状态，连接上述晶体管Ν2的漏极端子以及线LI之间。S卩、在晶体管Ν2处于接通状态时，与逻辑电平O对应的接地电位GND施加于线LI。线LI与电容器Cl的一端 连接，向该电容器Cl的另一端固定供给接地电位GND。根据该构成，可变延迟反相器IVl向线LI送出使上述反转位信号DQ的逻辑电平反转而得到的信号。此时，与恒流偏置电压CP以及CN相对应的电流通过晶体管Pl以及Ρ2或N2以及NI流向线LI，对连接于线LI的电容器Cl进行充电或者使其放电。也就是说，可变延迟反相器IVl进行供给信号的逻辑反转的同时，作为控制电容器Cl的充放电的充放电控制部进行动作。在此，与恒流偏置电压CP以及CN对应地流向线LI上的电流量越小电容器Cl的充放电时间越长，与该充放电时间相应地，在送出到线LI的信号的上升沿部以及下降沿部产生延迟。由此，通过可变延迟反相器IVl送出到线LI上的、反转上述反转位信号DQ的逻辑电平而得到的信号，在经过与该充放电时间对应的延迟时间之后，作为位信号BS供给下级的可变延迟反相器IV2。与如上所述的时钟布线CLL所导致的布线延迟时间的1/2的延迟时间相对应的值，作为恒流偏置电压CP以及CN，供给可变延迟反相器IV1。像这样，可变延迟反相器IVl以及电容器Cl，若被供给了反转位信号DQ，则向下级的可变延迟反相器IV2供给将使该反转位信号DQ的逻辑电平反转而得到的信号延迟了由时钟布线CLL导致的布线延迟时间的1/2的延迟时间而得到的信号，作为位信号BS。可变延迟反相器IV2由作为P沟道MOS型的FET的晶体管P3以及P4和作为η沟道MOS型的FET的晶体管Ν3以及Ν4构成。 向晶体管Ρ3的栅极端子供给作为恒流偏置的恒流偏置电压CP，向其源极端子施加电源电位VDD，其漏极端子与晶体管Ρ4的源极端子连接。晶体管Ρ3生成与恒流偏置电压CP对应的电流，并将该电流通过其漏极端子送到晶体管Ρ4的源极端子。向晶体管Ρ4的栅极端子施加从可变延迟反相器IV2供给的上述位信号BS，其漏极端子与线L2连接。晶体管Ρ4在位信号BS的电平与逻辑电平I对应时处于断开状态，而在位信号BS的电平与逻辑电平O对应时处于接通状态，连接上述晶体管Ρ3的漏极端子以及线L2之间。S卩、晶体管Ρ4处于接通状态时，与逻辑电平I对应的电源电位VDD施加于线L2。向晶体管Ν4的栅极端子供给恒流偏置电压CN，向其源极端子施加接地电位GND，其漏极端子与晶体管Ν3的源极端子连接。与恒流偏置电压CN对应的电流流入晶体管Ν4，且将该电流从源极端子送出。向晶体管Ν3的栅极端子施加从可变延迟反相器IV2供给的上述位信号BS，晶体管Ν3的漏极端子与线L2连接。晶体管Ν3在上述位信号BS的电平与逻辑电平O对应时处于断开状态，而在位信号BS的电平与逻辑电平I对应时处于接通状态，连接上述晶体管Ν4的漏极端子以及线L2之间。S卩、在晶体管Ν4处于接通状态时，与逻辑电平O对应的接地电位GND施加于线L2。线LI与电容器C2的一端连接，向该电容器C2的另一端固定供给接地电位GND。根据该构成，可变延迟反相器IV2向线L2送出使上述位信号BS的逻辑电平反转而得到的信号。此时，与恒流偏置电压CP以及CN相对应的电流通过晶体管Ρ3以及Ρ4或Ν3以及Ν4流向线L2，对连接于线L2的电容器C2进行充电或者使其放电。也就是说，可变延迟反相器IV2进行使被供给信号的逻辑反转，且作为控制电容器C2的充放电的充放电控制部进行动作。在此，与恒流偏置电压CP以及CN对应地流向线L2上的电流量越小电容器C2的充放电时间越长，在送出到线L2的信号的上升沿部以及下降沿部产生与该充放电时间相对应的延迟。由此，通过可变延迟反相器IV2送出到线L2上的、使位信号BS的逻辑电平反转而得到的信号，在经过与该充放电时间对应的延迟时间之后，作为上述延迟反转位信号DDQ供给下级的反相器52。另外，与如上所述的时钟布线CLL所引起的布线延迟时间的1/2的延迟时间相对应的值，作为恒流偏置电压CP以及CN，供给可变延迟反相器IV2。像这样，可变延迟反相器IV2以及电容器C2，成为若收到位信号BS，则向下级的反相器52供给将使该位信号BS的逻辑电平反转而得到的信号延迟由时钟布线CLL引起的布线延迟时间的1/2的延迟时间而得到的信号作为延迟反转位信号DDQ的第2延迟部。 各个上述电容器Cl以及C2，由与时钟布线CLL相同的布线材料构成，而且利用通过平行地配置多个电极而得到的边缘电容而构筑，多个电极由彼此形成于同一层的布线组成。图3是从上表面侧观察各个电容器Cl以及C2的构造的俯视图。如图3所示，各个电容器Cl以及C2由用于供给接地电位GND的带状的接地金属布线GL、梳齿形状的第I电极、梳齿形状的第2电极、金属布线PL构成。第I电极由与接地金属布线GL连接，且分别沿与该接地金属布线GL交叉的方向延伸的多个第I金属布线MLl构成、第2电极由在互相相邻的第I金属布线MLl之间分别被配置一个的多个第2金属布线ML2构成，金属布线PL共同连接各个第2金属布线ML2的一端。此时，第I金属布线MLl以及第2金属布线ML2均是和时钟布线CLL相同的布线材料，且如图3所示，在半导体芯片上互相平行地配置。另外，如图3所示的电容器Cl的金属布线PL成为如图2所示的线LI，电容器C2的金属布线PL成为线L2。上述的梳齿形状的第I电极以及第2电极互相形成在半导体芯片的同一层。根据如图3所示的构成，第I金属布线MLl以及第2金属布线ML2之间的边缘电容成为电容器C1(C2)的电容。即、可通过对作为第I电极而形成的第I金属布线ML1、以及作为第2电极而形成的第2金属布线ML2的各自的布线长度或根数进行控制，变更其电容来变更延迟时间。于是，在后述的芯片布局处理中，设定第I金属布线MLl以及第2金属布线ML2的布线长度或根数，使得在可变延迟反相器IVl (IV2)以及电容器Cl (C2)的一组中成为具有时钟布线CLL所导致的布线延迟时间的1/2的延迟时间的延迟单元。如上所述，电容器Cl以及C2是使用和时钟布线CLL相同的布线材料而构筑的，所以伴随时钟布线CLL的制造上的偏差而产生的布线延迟量的偏移也同样地反映在该电容器Cl以及C2所导致的延迟量上。由此，可在实际地制造的制品阶段精确地进行时钟脉冲相位差的相抵消。可变延迟缓冲器53通过如上所述的可变延迟反相器IVl以及电容器Cl、和可变延迟反相器IV2以及电容器C2的2级的延迟单元，向反相器52供给将从反相器51供给的反转位信号DQ延迟由时钟布线CLL所产生的布线延迟时间而得到的信号，作为延迟反转位信号DDQ。例如，若延迟电路51所包含的可变延迟缓冲器53收到反转位信号DQ，则向下级的反相器52供给使这个反转位信号DQ延迟由如图I所示的反相器I以及之间的布线CLL所产生的布线延迟时间而得到的信号，作为延迟反转位信号DDQ。而且，延迟电路516所包含的可变延迟缓冲器53，若收到反转位信号DQ，则向下级的反相器52供给使这个反转位信号DQ延迟由如图I所示的反相器I以及216间的布线CLL所产生的布线延迟时间而得到的信号，作为延迟反转位信号DDQ。如上所述，各个延迟电路S1 516包含第I延迟部，该第I延迟部为了抵消伴随时钟焊盘PCD以及各FF3之间的时钟信号路径中所包含的逻辑元件(反相器1、2)的延迟时间而产生的时钟脉冲相位差，串联连接与该时钟信号路径中所包含的逻辑元件相同的数量的该逻辑元件(反相器51、52)而构成。在各个延迟电路S1 516中，为抵消因向各个FFS1 FF316传输时钟信号的时钟布 线CLL所引起的布线延迟时间而产生的时钟脉冲相位差，作为第2延迟部设置有可变延迟缓冲器53。
因此，根据具备这样的延迟电路S1 516的如图I所示的数据取入部，例如，即使每个FFS1 FF316的时钟布线长度不同，也不会产生时钟脉冲相位差，而能够在各个FFS1 FF316中，进行输入数据位D1 D16的取入。根据该构成，在设计时钟信号路径时，只要将波形整形用元件用的逻辑元件(反相器1、2)设置在时钟信号路径上即可，所以与进行构筑用于抑制时钟脉冲相位差的发生的时钟树的处理相比，设计变得容易化。而且，在由于时钟布线CLL的布线长度变长而布线延迟时间大幅增大时，也只利用具有如图2所示的构成的可变延迟缓冲器53就能够抵消各种的布线延迟时间，所以与采用串联连接多个反相器来抵消布线延迟时间的构成相比，可减小芯片占有面积。这样，根据如图I所示的数据取入部，不用进行考虑了用于降低时钟脉冲相位差的时钟树构造的设计，或使数据位FF3间的数据布线长度与与时钟布线长度一致的复杂的设计，可对准备时间和保持时间确保充足的余裕。因此，不会发生由于构筑了能够降低时钟脉冲相位差的时钟树，而作为延迟单元的逻辑元件的串联级数变长，或者使数据布线长度与时钟布线长度一致而增大的情况，所以与采用这些设计方法时相比，可减小芯片占有面积。以下，按照图4所示的芯片布局说明利用LSI设计辅助装置进行的针对上述数据取入部的芯片布局处理。首先，LSI设计辅助装置是根据图I所示的数据取入部的电路图数据，设定与各个输入数据位D1 D16对应的数据焊盘ro以及与输入时钟信号CLK对应的时钟焊盘P⑶在各个半导体芯片上的配置位置(步骤SI)。即、LSI设计辅助装置中，如图5所示，沿半导体芯片的外周连续地配置与各个输入数据位D1-D16对应的数据焊盘H)，在其中央位置，也就是在与输入数据位D8对应的数据焊盘ro和与输入数据位D9对应的数据焊盘ro之间，沿半导体芯片的外周配置与输入时钟信号CLK对应的时钟焊盘rcD。然而，配置时钟焊盘rcD的位置不需要一定在与各个输入数据位D1 D16对应地连续配置的数据焊盘ro群的中央的位置，例如，如图6所示，也可以在与输入数据位D6对应的数据焊盘ro和与输入数据位D7对应的数据焊盘ro的之间配置。也就是说，作为时钟信号的供给源的时钟焊盘PCD，以夹入作为输入数据位的供给源的数据焊盘ro之间的方式配置在半导体芯片上即可。通过这样的数据焊盘ro以及时钟焊盘PCD的配置，能够缩短在时钟布线长度最长的时钟信号路径中的布线长度，所以能够实现针对最大时钟脉冲相位差量的降低。LSI设计辅助装置进行设定，使得如图7所示，在与各个输入数据位D1 D16对应的数据焊盘ro的附近，配置与数据焊盘ro分别对应的延迟电路S1 516以及FF3i FF316，在时钟焊盘rcD的附近配置反相器1，在各个FF3i FF316的附近配置反相器 216，而且配置延迟时间设定部4 (步骤S2)。其次，LSI设计辅助装置设定布线图案，使得如图7所示，连接数据焊盘H)、延迟电路5以及FF3之间，连接延迟时间设定部4和延迟电路5之间，连接时钟焊盘TCD以及反相器I之间，连接各FFS1 FF316以及反相器 216之间，用时钟布线CLL连接反相器I以及各个反相器 216之间(步骤S3)。其次，LSI设计辅助装置，按每个FFS1 FF316测量时钟布线CLL的布线长度，求出与每个FFS1 FF316的各布线长度对应的、基于寄生电容以及电阻的布线延迟时间HDT1 HDT16 (步骤 S4)。其次，LSI设计辅助装置，按每个上述的布线延迟时间HDT1 HDT16，算出与其布线延迟时间HDT的1/2的延迟时间对应的恒流偏置电压CP1 CP16以及CN1 CN16 (步骤S5)。其次，LSI设计辅助装置为了生成在步骤S5中算出的恒流偏置电压CP1 CP16以及CN1 CN16,进行延迟时间设定部4的元件构筑(步骤S6)。例如，LSI设计辅助装置，作为延迟时间设定部4，构筑用于分别输出恒流偏置电压CP1 CP16以及CN1 CN16的MOS构造的晶体管。另外，LSI设计辅助装置，由偏置电压生成电路和16系统的多路复用器形成延迟时间设定部4，该偏置电压生成电路生成由分别不同的电压值构成的多个恒流偏置电压，该多路复用器从这些多个恒流偏置电压中选择一个来作为恒流偏置电压CP(CN)输出。此时，LSI设计辅助装置进行各多路复用器的布局的修正，使得固定选择在上述步骤S5中算出的恒流偏置电压。LSI设计辅助装置，根据按每个上述布线延迟时间HDT1 HDT16算出的布线延迟时间HDT的1/2的延迟时间，进行设置在各个延迟电路S1 516上的可变延迟缓冲器53的电容器Cl以及C2的元件构筑(步骤S7)。即、LSI设计辅助装置，在上述的恒流偏置电压CP以及CN供到可变延迟反相器IVl (IV2)时，如图3所示，设定第I金属布线MLl以及第2金属布线ML2的布线长度、或者根数，使得一组的可变延迟反相器IV以及电容器C成为具有[HTD/2]的延迟时间的延迟单元。或者，也可根据恒流偏置电压CP以及CN，对预先初始设定的第I金属布线MLl以及第2金属布线ML2的布线长度、或者根数进行修正。另外，在各个数据焊盘H)的附近形成有如图7所示的接地金属布线GL，沿该接地金属布线GL形成如图3所示的电容器Cl以及C2。如上所述，通过芯片布局处理，例如即使每个FFS1 FF316的时钟布线长度不同，也能够构筑出如图I所示的不产生时钟脉冲相位差的时钟同步型的数据取入部。在上述实施方式中，根据每个FFS1 FF316的布线延迟时间HDT1 HDT16，对各个延迟电路S1 516的可变延迟缓冲器53的延迟时间分别进行调整，从而使时钟脉冲相位差大致为O。可是，如果各个FFS1 FF316的保持时间以及准备时间处于规定的范围内，也可只使用布线延迟时间HDT1 HDT16中的一个，将各个延迟电路S1 516的可变延迟缓冲器53的延迟时间全部调整为同一值。图8是表示鉴于所涉及的问题点而作出的如图I所示的数据取入部的另一例的图。在图8所示的构成中，替代图7所示的延迟时间设定部4采用延迟时间设定部40，对于各个延迟电路S1 516的可变延迟缓冲器53，供给共同的恒流偏置电压CP以及CN，除了这些之外的其他的构成与图7所示的构成相同。此时，延迟时间设定部40生成对应于针对各个延迟电路S1 516的延迟量的恒流偏置电压CP以及CN，并将其供给各个延迟电路5! 516的可变延迟缓冲器53。在此，在采用图8所示的构成时，LSI设计辅助装置，代替图4，根据如图9所示的芯片布局流程，执行该数据取入部的芯片布局处理。首先，LSI设计辅助装置，根据如图8所示的数据取入部的电路图数据，如图5或 图6所示，设定与各个输入数据位D1 D16对应的数据焊盘PD、以及与输入时钟信号CLK对应的各个时钟焊盘P⑶在芯片上的设置位置(步骤Sll)。
其次，LSI设计辅助装置进行设定，使得如图10所示，在与各个输入数据位D1 D16对应的数据焊盘ro的附近，配置与各个数据焊盘ro对应的延迟电路S1 516以及FF3i FF316，在时钟焊盘rcD的附近配置反相器1，在各个FF3i FF316的附近配置反相器 216，另外，还配置延迟时间设定部40 (步骤S12)。其次，LSI设计辅助装置设定布线图案，使得如图10所示，连接数据焊盘ro、延迟电路5以及FF3之间，连接延迟时间设定部40和延迟电路5之间，连接时钟焊盘rcD以及反相器I之间，连接各FFS1 FF316以及反相器 216之间，利用时钟布线CLL连接反相器I以及各个反相器 216之间(步骤S13)。其次，LSI设计辅助装置，按每个FFS1 FF316来测量时钟布线CLL的布线长度， 求出与各个布线长度的中间的布线长度对应的、基于寄生电容以及电阻的布线延迟时间HDT (步骤 S14)。其次，LSI设计辅助装置，算出与上述的布线延迟时间HDT的1/2的延迟时间对应的恒流偏置电压CP以及CN (步骤S15)。其次，LSI设计辅助装置，为了生成在步骤S15中算出的恒流偏置电压CP以及CN，进行延迟时间设定部40的元件构筑(步骤S16)。例如，由偏置电压生成电路和多路复用器形成延迟时间设定部40，该偏置电压生成电路生成由分别不同的电压值构成的多个恒流偏置电压，该多路复用器从这些多个恒流偏置电压中选择一个来作为恒流偏置电压CP以及CN输出。此时，LSI设计辅助装置进行多路复用器的布局的修正，使得固定选择在上述步骤S15中算出的恒流偏置电压。其次，LSI设计辅助装置，算出上述的布线延迟时间HDT的1/2的延迟时间，构筑被设置在各个延迟电路S1 516上的可变延迟缓冲器53的各个电容器Cl以及C2的元件，使得各自成为具有[HDT/2]的延迟时间的延迟单元(步骤S17)。即、LSI设计辅助装置，在上述的恒流偏置电压CP以及CN供到可变延迟反相器IVl (IV2)时，如图3所示，设定各个第I金属布线MLl以及第2金属布线ML2的布线长度、或者根数，使得一组的可变延迟反相器IV以及电容器C成为具有[HTD/2]的延迟时间的延迟单元。或者，也可根据恒流偏置电压CP以及CN，对预先初始设定的第I金属布线MLl以及第2金属布线ML2的布线长度、或者根数进行修正。根据如图9所示的芯片布局处理，全部的延迟电路S1-S16成为具有在时钟布线长度为最大的时钟信号路径中的布线延迟时间、和时钟布线长度为最小的时钟信号路径中的布线延迟时间的中间的延迟时间的延迟单元。根据该构成，例如即使每个FFS1 FF316的时钟布线长度不同，各FF3根据动作保证内的保持时间以及准备时间，也能够进行与时钟信号对应的数据取入。此时,如果米用如图8所不的构成,用于向延迟电路S1 516传输恒流偏置电压CP以及CN的布线只需2根，所以如图I以及图7所示，与采用用于传输恒流偏置电压CP1 CP16以及CN1 CN16的布线需要32根这样的构成相比，可减小占有的芯片面积。在如图8以及图10所示的构成，对于时钟布线CLL的布线长度为最大的FFS1以及FF316的每一个、和时钟布线CLL的布线长度为最小的FF38以及FF39的每一个而言，时钟脉冲相位差的量会不同。于是，为抵消因该布线长度的不同而导致的偏移，也可在延迟电路5以及FF3之间、反相器2以及FF3之间插入延迟元件。图11是表示鉴于所涉及的问题点而作出的如图10所示的构成的变形例的图。在如图11所示的构成中，将延迟元件DLl DL7分别插入至延迟电路52 58以及FF32 FF38之间，将延迟元件DLll DL17分别插入至延迟电路515 59以及FF315 FF39之间。而且，将延迟元件DLCl DLC7分别插入至反相器22 28以及FF32 FF38之间，将延迟元件01^(11 01^(17分别插入至反相器215 29以及FF315 FF39之间。对于时钟布线CLL的布线长度为最大的FFS1以及FF316，不插入这样的延迟元件。在此，延迟元件DLl以及DLCl的各个是具有与由反相器I以及之间的时钟布线CLL所引起的布线延迟时间亦即最大布线延迟时间和由反相器I以及22之间的时钟布线CLL所引起的布线延迟时间的时间差对应的延迟时间的延迟元件。而且，延迟元件DL2以及DLC2的各个是具有与上述的最大布线延迟时间和由反相器I以及23之间的布线CLL所引起的布线延迟时间的时间差对应的延迟时间的延迟元件。而且，延迟元件DL3以及DLC3的各个是具有与上述的最大布线延迟时间和由反相器I以及24之间的布线CLL所引起的布 线延迟时间的时间差对应的延迟时间的延迟元件。而且，延迟元件DLll以及DLCll的各个是具有与由反相器I以及216之间的时钟布线CLL所引起的布线延迟时间亦即最大布线延迟时间和由反相器I以及215之间的时钟布线CLL所引起的布线延迟时间的时间差对应的延迟时间的延迟元件。延迟元件DL12以及DLC12的各个是具有与上述的最大布线延迟时间和由反相器I以及214之间的时钟布线CLL所引起的布线延迟时间的时间差对应的延迟时间的延迟元件。延迟元件DL13以及DLC13的各个是具有与上述的最大布线延迟时间和由反相器I以及213之间的时钟布线CLL所引起的布线延迟时间的时间差对应的延迟时间的延迟元件。作为这些延迟元件DLl DL7、DLCl DLC7、DLll DL17以及DLCll DLC17，也可通过串联连接如反相器、或门电路以及与门电路这样的逻辑元件，得到相当的延迟量。根据如图11所示的构成，可使全部的FFS1NFFS16的时钟脉冲相位差大致为0，所以与如图10所示的构成相比，能够提高针对保持时间以及准备时间的余量。在如图2所示的可变延迟缓冲器53中，为了取得与布线延迟时间对应的延迟时间，利用可变延迟反相器IVl以及电容器Cl承担布线延迟时间的50%的延迟，利用可变延迟反相器IV2以及电容器C2承担余下的50%的延迟，但是，该分配并不限于50%。也就是说，给可变延迟反相器IVl以及电容器Cl分配上述布线延迟时间的N% (N为正的实数)的延迟时间，给可变延迟反相器IV2以及电容器C2分配布线延迟时间的(100-N) %的延迟时间即可。而且，在如图2所示的可变延迟缓冲器53中，为了使数据的上升沿部以及下降沿部的双方的延长时间为相同的时间，所以串联连接2个可变延迟反相器IVl以及IV2，但是也可采用串联连接I个或3个以上的可变延迟反相器IV的构成。此时，相对于作为充放电控制部的可变延迟反相器IV的个数K (K :正整数)，充放电控制部IV以及电容器C的一组的延迟量为由时钟布线长度所确定的延迟量的1/K。而且，在上述的实施例中，将数据焊盘ro作为输入数据位D1 D16的供给源，但是也可将上级的锁存电路(触发器)作为供给源。另外，在图I或图8所示的延迟电路5中，在可变延迟缓冲器53的前级连接反相器51，在可变延迟缓冲器53的后级连接反相器52，但是这些反相器51、可变延迟缓冲器53以及反相器52的排列顺序并不限于所涉及的形式。例如，也可以直接连接反相器51以及反相器52，在其前级设置可变延迟缓冲器53，或也可以直接连接反相器51和反相器52，在 其后级设置可变延迟缓冲器53。
权利要求
1.一种半导体集成电路，其包含有与时钟信号同步地取入数据位的锁存电路，其特征在于，具备 延迟电路，其被连接于上述数据位的供给源以及上述锁存电路的数据输入端子之间；以及 时钟信号路径，其将上述时钟信号从上述时钟信号的供给源传输至上述锁存电路的时钟输入端子， 上述延迟电路具备第I延迟部，该第I延迟部通过串联连接与上述时钟信号路径中所包含的上述逻辑元件的个数相同数目个的该逻辑元件而构成；以及 第2延迟部，其具有与布线延迟时间相同长度的延迟时间，该布线延迟时间与上述时钟信号路径中的布线的布线长度相对应。
2.根据权利要求I所述的半导体集成电路，其特征在于， 上述第2延迟部具有电容器和控制上述电容器的充放电的充放电控制部， 上述充放电控制部根据上述电容器的充放电时间，进行与上述布线延迟时间相当的延迟时间的设定。
3.根据权利要求2所述的半导体集成电路，其特征在于， 上述充放电控制部根据延迟控制电压控制向上述电容器供给的电流量，由此来控制上述电容器的充放电时间。
4.根据权利要求3所述的半导体集成电路，其特征在于， 上述充放电控制部由第1FET、第2FET、第3FET以及第4FET构成， 上述第1FET，其源极端子被施加了电源电位，经由漏极端子输出与被施加到该第IFET的栅极端子的上述延迟控制电压对应的电流； 上述第2FET，其在上述数据位是第I逻辑电平的期间处于断开状态，而在上述数据位是第2逻辑电平时变为接通状态，从而将上述第IFET的漏极端子以及输出线之间连接起来； 上述第3FET，其源极端子被施加了接地电位，经由上述漏极端子输出与被施加到该第3FET的栅极端子的上述延迟控制电压对应的电流； 上述第4FET，其在上述数据位是上述第2逻辑电平的期间处于断开状态，而在上述数据位是上述第I逻辑电平时处于接通状态，从而将上述第3FET的漏极端子以及上述输出线之间连接起来。
5.根据权利要求2、3或4中任意一项所述的半导体集成电路，其特征在于， 上述电容器由在半导体芯片的同一层上形成的彼此对置的金属布线构成，且该电容器的一端与为了供给上述接地电位而被形成在半导体芯片上的接地布线连接，另一端与上述输出线连接。
6.根据权利要求5所述的半导体集成电路，其特征在于， 上述时钟信号的供给源是作为在半导体芯片上形成的外部连接端子的时钟焊盘，上述数据位的供给源是作为在半导体芯片上形成的外部连接端子的数据焊盘， 上述接地线沿着每一个上述时钟焊盘以及上述数据焊盘进行配置。
7.根据权利要求6所述的半导体集成电路，其特征在于， 上述时钟焊盘在半导体芯片上以被每个上述数据焊盘所夹持的形式进行配置。
8.根据权利要求I 7中任意一项所述的半导体集成电路，其特征在于， 与每个上述锁存电路连接的上述延迟电路的上述第2延迟部具有与布线延迟时间相同长度的延迟时间，该布线延迟时间与每个上述锁存电路的各个上述时钟信号路径中的布线长度的中间的布线长度相对应。
9.一种半导体芯片，其包含有与时钟信号同步地取入数据位的锁存电路，其特征在于，具备 数据焊盘，其沿着芯片的外周进行配置； 时钟焊盘，其沿着上述芯片的外周进行配置； 时钟布线，其将上述锁存电路和上述时钟焊盘之间连接起来； 数据布线，其将上述锁存电路和上述数据焊盘之间连接起来； 第I波形整形元件，其被连接于上述锁存电路和上述时钟焊盘之间； 第2波形整形元件，其被连接于上述锁存电路和上述数据焊盘之间； 延迟电路，其被连接于上述锁存电路和上述数据焊盘之间，且具有与电容器的充放电电流量相对应的延迟量；及 接地布线，其与上述电容器的一端连接， 上述接地布线被配置成，在形成有上述数据焊盘的区域和形成有上述延迟电路的区域之间的区域上以在沿着上述芯片的外周边缘的方向延伸的方式进行配置。
10.根据权利要求9所述的半导体芯片，其特征在于， 上述电容器是彼此形成在同一层上的布线之间的电容。
11.根据权利要求10所述的半导体芯片，其特征在于， 上述电容器的电极具有梳齿状的形状。
12.—种半导体集成电路的设计方法，是包含了与时钟信号同步地取入数据位的锁存电路的半导体集成电路的设计方法，其特征在于，具备 对数据焊盘、时钟焊盘、时钟布线、数据布线、第I波形整形元件、第2波形整形元件、锁存电路以及具有与被供给到电容器的充放电电流量相对应的延迟量的延迟电路进行配置的步骤； 决定与由上述时钟布线的长度所确定的延迟量相当的上述电容器的容量和/或充放电电流量的步骤； 根据上述电容器的容量和/或充放电电流量，进行恒流偏置电压的计算和/或上述电容器的布局形状的计算的步骤； 根据上述恒流偏置电压的计算和/或上述电容器的布局形状的计算，对生成上述电容器和/或上述恒流偏置电压的电路进行配置和/或修正的步骤。
13.根据权利要求12所述的半导体集成电路的设计方法，其特征在于， 配置上述第I波形整形元件以及上述第2波形整形元件的步骤是配置构成彼此相同的元件的步骤。
14.根据权利要求12或13所述的半导体集成电路的设计方法，其特征在于， 上述延迟电路包含至少一个上述电容器和按每个该电容器设置的用于控制上述充放电电流的充放电控制部。
15.根据权利要求14所述的半导体集成电路的设计方法，其特征在于，决定上述电容器的容量和/或上述充放电电流量的步骤是根据上述充放电控制部的个数和由上述时钟布线的长度所确定的延迟量，来决定由上述充放电控制部以及上述电容器构成的每一组的延迟量。
16.根据权利要求15所述的半导体集成电路的设计方法，其特征在于， 相对于上述充放电控制部的个数K，由该充放电控制部以及上述电容器构成的每一组的延迟量被设定为由上述时钟布线的长度所确定的延迟量的1/K，其中K为正整数。
17.根据权利要求12 16中任意一项所述的半导体集成电路的设计方法，其特征在于， 上述电容器的电极是梳齿形状，通过梳齿长度的变更和/或梳齿个数的变更进行容量值的设定。
18.根据权利要求12 17中任意一项所述的半导体集成电路的设计方法，其特征在于， 在配置多个上述数据焊盘时，将由多个上述时钟布线的长度所确定的各延迟量的最大值和最小值的中间的延迟量作为由各个时钟布线的长度所确定的延迟量，计算上述恒流偏置电压和/或计算上述电容器的布局形状，由此来对生成上述恒流偏置电压的电路和/或上述电容器进行配置和/或修正。
全文摘要
本发明涉及半导体集成电路及其设计方法和半导体芯片。在锁存电路的数据输入端子和数据位的供给源之间具有第1延迟部和第2延迟部，第1延迟部通过串联连接与时钟信号路径中所包含的逻辑元件的个数相同数目个的逻辑元件而构成，该时钟信号路径位于时钟信号的供给源以及锁存电路的时钟输入端子之间；第2延迟部具有与布线延迟时间相同长度的延迟时间，该布线延迟时间与时钟信号路径中的布线的布线长度相对应。从而，能够提供一种用简单的设计、小规模的构成抑制时钟脉冲相位差的半导体集成电路。
文档编号H03K5/06GK102638250SQ20121002706
公开日2012年8月15日 申请日期2012年2月8日 优先权日2011年2月9日
发明者川越政邦 申请人:拉碧斯半导体株式会社