专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件。
背景技术：
随着传统半导体器件集成度的提高，使用称作STI (浅沟槽隔离) 的元件隔离技术。
在该元件隔离技术中，在半导体衬底的表面中形成沟槽，并且用 元件隔离膜填充沟槽，以将多个元件形成区彼此隔离。
然而，在使用这种元件隔离技术的半导体器件中，公知的是表现 出驼峰特性，如图6所示。图6是示出栅极电压和漏极电流之间关系 的图示。
元件形成区中的杂质在元件隔离膜中扩散，并且杂质浓度在接近 元件隔离膜的元件形成区中降低。元件形成区和元件隔离膜之间的边 界处的栅氧化物膜变薄。据此，接近元件隔离膜的沟道区的阈值电压 低于原始沟道的阈值电压。出于此原因，形成了寄生晶体管。在半导 体器件中，可以等效地视为，阈值电压彼此不同的两个晶体管被连接。 以此方式，考虑的到的是，产生了如图6所示的驼峰特性。图6中的 附图标记A表示示出了主晶体管中的栅极电压和漏极电流之间关系的 曲线，附图标记B表示示出了寄生晶体管中的栅极电压和漏极电流之 间关系的曲线，并且附图标记C表示通过结合曲线A和B所得的曲线。例如，为了抑制驼峰特性的产生，如图7所示的半导体器件800 是公知的(参见日本特开专利申请(JP-A)No.2004-288873)。
在半导体器件800中，栅电极801的端部被构造有第一栅极线部 分801A和第二栅极线部分801B。夹在第一栅极线部分801A和第二栅 极线部分801B之间的区域802用作p型半导体区。在半导体器件800 中，源极区803和漏极区804是n型半导体区。
在半导体器件800中，沟道区由p型半导体区802断开，并且可 以防止形成寄生晶体管。
还提出了图8所示的半导体器件卯0(参见JP-A No.2001-148478)。
在半导体器件900中，在源极区901和元件隔离膜902之间形成 第一高阻区903，并且在漏极区904和元件隔离膜902之间形成第二高 阻区905。在这种情况下，例如，源极区901和漏极区904是n+型扩散 层，并且第一高阻区903和第二高阻区905是n—型扩散层或p—型扩散 层。
第一高阻区903和第二高阻区905被形成为使得沟道区和元件隔 离膜902与元件形成区之间的边界不重叠。因此，可以抑制驼峰特性 的产生。
然而，在JP-ANo.2004-288873的技术中，由于栅电极801的端部 被构造有第一栅极线部分801A和第二栅极线部分801B，因此栅电极 801的形状复杂。
JP-ANo.2001-148478的技术中，当第一高阻区903和第二高阻区 卯5中的每个由n—型扩散层形成时，内部漏-源电流可以不利地流过寄生晶体管的沟道区。
另一方面，第一高阻区903和第二高阻区905由p—型扩散层来构 造，会出现以下问题。
由于第一高阻区903被布置成与源极区901相邻，因此可以在第 一高阻区903和源极区卯l上方提供接触金属膜，并且向第一高阻区 卯3施加与源极区901中的电压相同的电压。
类似地，在第二高阻区905和漏极区904上方形成接触金属膜， 并且向第二高阻区905施加与漏极区904的电压相同的电压。
出于此原因，第一高阻区903的电势等于源极区901的电势，并 且第二高阻区905的电势等于漏极区904的电势。虽然可以使衬底电 势等于源极区901的电势，但是由于衬底电势不同于漏极区卯4的电 势，因此会有漏电流流过在漏极区904侧和p型半导体衬底上形成的 第二高阻区905。
在JP陽ANo.2001-148478中，高阻区903和905分别布置在源极区 901侧和漏极区904顶lj ，以减小元件形成区的面积。出于此原因，在JP-A No.2001-148478的构造中，高阻区903和905必须分别布置在源极区 901侧和漏极区904侧。
发明内容
根据本发明，提供了一种半导体器件，该半导体器件包括元件 隔离膜，其形成在一种导电类型的半导体层表面上；栅电极，其布置 在由元件隔离膜分开的元件形成区上，并且具有位于元件隔离膜和元 件形成区之间的边界上的一对端部；反型导电类型的源极区和漏极区， 其形成在元件形成区中，并且被布置成将栅电极正下方的区域夹在其 间；以及杂质扩散区，其具有所述一种导电类型，形成在元件形成区中，其中，源极区被布置成与在元件形成区中的栅电极正下方的区域 中的元件隔离膜和元件形成区之间的边界侧上的区域分开，所述一种 导电类型的杂质扩散区与源极区和栅电极正下方的区域的边界侧上的 区域接触，与边界侧上的区域相邻的部分位于源极区和元件隔离膜之 间，并且所述一种导电类型的杂质扩散区不布置在漏极区和元件隔离 膜之间。
根据本发明，源极区被布置成与在元件形成区中的栅电极正下方 的区域中的元件隔离膜和元件形成区之间的边界侧上的区域分离。
在所述一种导电类型的杂质扩散区中，与栅电极正下方的区域中 的边界侧上的区域相邻的部分被布置在源极区和元件隔离膜之间。所 述一种导电类型的杂质扩散区与源极区和栅电极正下方的区域的边界 侧上的区域接触。
因此，根据本发明，由于所述一种导电类型的杂质扩散区，所以 栅电极正下方的区域中元件隔离膜和元件形成区之间的边界侧上的区 域不直接接触源极区。以此方式，可以防止栅电极正下方的区域中的 元件隔离膜和元件形成区之间的边界侧上的区域成为沟道区，并且可 以抑制寄生晶体管的产生。出于此原因，可以抑制驼峰特性的出现。
以此方式，在本发明中，所述一种导电类型的杂质扩散区可以布 置在源极区和与栅电极正下方的区域的边界侧上的区域相邻的区域中 的元件.隔离膜之间，并且可以被布置成与源极区和栅电极正下方的区
域的边界侧上的区域接触。与JP-ANo.2004-288873的技术不同，在栅 电极的分开的端部之间不需要布置所述一种导电类型的杂质扩散区。 出于此原因，可以防止栅电极的形状复杂化。
此外，在本发明中，所述一种导电类型的杂质扩散区不布置在漏 极区和元件隔离膜之间。以此方式，如在传统技术中一样，可以防止在所述一种导电类型的杂质扩散区和半导体层之间产生漏电流，并且 由此可以提高半导体器件的性能。
根据本发明，提供了一种半导体器件，该半导体器件可以抑制鸵 峰特性的出现并且可以提高半导体器件的性能。
根据下面结合附图的对某些优选实施例进行的描述，使本专利发 明的以上和其他目的、优点和特征将更清楚，在附图中
图1是根据本发明的一个实施例的半导体器件的平面图； 图2是沿着图1中的II-II方向截取的截面图3是沿着图i中的in-ni方向截取的截面图4是沿着图1中的IV-IV方向截取的截面图； 图5是沿着图1中的V-V方向截取的截面图； 图6是示出传统半导体器件的驼峰特性的曲线图； 图7是示出传统半导体器件的平面图；以及 图8是示出传统半导体器件的平面图。
具体实施例方式
在本文中，现在将参照示例性实施例来描述本发明。本领域的技 术人员将认识到，利用本发明的教导可以实现许多可替选的实施例， 并且这些可替选的实施例不限于为了说明目的而示出的实施例。
以下将参照附图来描述本发明的实施例。
图1是根据实施例的半导体器件的平面图。图2至图5是半导体 器件的截面图。图2是沿着图1中的II-II方向截取的截面图，并且图3 是沿着图1中的III-III方向截取的截面图。图4是沿着图1中的IV-IV 方向截取的截面图，并且图5是沿着图1中的V-V方向截取的截面图。
8以下将描述根据实施例的半导体器件1的概要。
根据实施例的半导体器件l包括元件隔离膜12，其形成在一种 导电类型的半导体层(半导体衬底ll)的表面上；栅电极14，其形成 在元件形成区13上，元件形成区13由元件隔离膜12分隔开，并且具
有位于元件隔离膜12和元件形成区13之间边界上的一对端部；反型
导电类型的源极区15和漏极区16，其形成在元件形成区13中，并且
被布置成将栅电极14正下方的区域夹在其间； 一种导电类型的杂质扩
散区17，其形成在元件形成区13中。
源极区15被布置成与在元件形成区13中栅电极14正下方的区域 中的元件隔离膜12和元件形成区13之间的边界侧上的区域141分离。
在一种导电类型的杂质扩散区17中，与栅电极14正下方的区域 的边界侧上的区域141相邻的部分位于源极区15和元件隔离膜12之 间，并且布置在源极区15和该边界侧上的区域141之间，以便与源极 区15和边界侧上的区域141接触。在漏极区16和元件隔离膜12之间 不布置所述一种导电类型的杂质扩散区17。
在这种情况下，边界侧上的区域141是在延伸方向(一对端部彼 此连接的方向)上从栅电极14正下方的元件隔离区12和元件形成区 13之间的边界延伸的预定区域，并且区域141表示栅电极14正下方的 区域中的元件形成区13中的区域的端部。
以下将详细描述根据实施例的半导体器件1。
图2所示的半导体器件1的半导体衬底11是一种导电类型(p型) 的硅衬底。
在半导体衬底11的表面上，如图1至图5所示，通过STI技术形成沟槽，并且元件隔离膜12被形成为掩埋沟槽。
例如，使用Si02等作为元件隔离膜12。由元件隔离膜12环绕的 区域用作元件形成区13。
在元件形成区13中，形成源极区15和漏极区16。在实施例中， 源极区15和漏极区16中的每个是平面矩形形状。
源极区15和漏极区16是n+型区域，并且其形成方式是将诸如 磷或砷的杂质扩散到半导体衬底11的表面中。
源极区15和漏极区16布置有预定间隙以被放置成彼此相对。当 从半导体衬底11的衬底表面侧平面地看源极区15和漏极区16时，漏 极区16的面积大于源极区15的面积。
更具体地来讲，沿着源极区15的栅电极14的纵向方向的宽度(在 纵向方向上的源极区15的宽度)比沿着漏极区16的栅电极14的纵向 方向的宽度(在纵向方向上的漏极区16的宽度)更短，并且在纵向方 向上的漏极区16的一对端部不与源极区15相对。
如图2所示，在纵向方向上的漏极区16的一对端部与元件隔离膜 12和元件形成区13之间的边界S接触。
漏极区16的外周与元件形成区13中的栅电极14正下方的区域的 整个长度接触。此外，在元件隔离膜12和元件形成区13之间的边界S 中，漏极区16的周边与设置成比栅电极14更靠近漏极区16的部分的 外围接触。
换言之，在元件隔离膜12和元件形成区13之间的边界的、比栅 电极14更靠近漏极区16的部分不与漏极区16分开。另一方面，如图3所示，在与栅电极M正下方的区域中的边界侧
上的区域141相邻的区域中，不形成源极区15，并且在纵向方向上的 源极区15的一对端部与元件隔离膜12分离。
换言之，在纵向方向上的源极区15的一对端部不与元件隔离膜 12和元件形成区13之间的边界S接触，并且在纵向方向上的源极区 15的一对端部与元件隔离膜12相对。
此外，在纵向方向上的源极区15的一对端部被布置成与在元件形 成区13中的栅电极14正下方的区域中的元件隔离膜12和元件形成区 13之间的边界上的区域141分离。换言之，源极区15与在栅电极14 正下方的区域中设置的元件隔离膜12和元件形成区13之间的边界线 分离。另外，源极区15被布置成以预定间隙与从栅电极14正下方的 边界线延伸的边界线S分离，该边界线S在从栅电极14正下方的区域 突出的元件隔离膜12和元件形成区13之间。在元件形成区13中，在 不形成栅电极14的区域中形成源极区15，源极区15通过栅电极14位 于漏极区的相反侧，并且对应于沿着栅电极14的延伸方向的一对端部。 源极区15与除了边界侧上的区域141之外的栅电极14正下方的区域 接触。
栅电极14形成在漏极区16和源极区15之间的区域上。栅电极 14正下方的区域、漏极区16和源极区15不重叠。栅电极14具有平面 矩形形状，并且如图4所示，栅电极14在纵向方向上具有位于元件隔 离膜12和元件形成区13之间的边界S上的端部。在实施例中，在纵 向方向上的栅电极14的端部的末端延伸到元件隔离膜12的上侧。
例如，栅电极14是多晶硅膜。栅氧化物膜18被布置在栅电极14 和半导体衬底的表面之间。杂质不注入到栅电极14正下方的区域。该区域是p型区域。
杂质扩散区17是通过将诸如硼的杂质注入到半导体衬底11的表面中形成的区域。在实施例中，杂质扩散区17是p+型区域。
杂质扩散区n包括多个杂质扩散区，更具体地来讲，包括两个杂
质扩散区。杂质扩散区17分别布置在纵向方向上的源极区15的一个端部和元件隔离膜12之间以及纵向方向上的源极区15的另一个端部与元件隔离膜12之间。
在元件隔离膜12和漏极区16之间不布置杂质扩散区17。
每个杂质扩散区17被布置成接触与栅电极14正下方的区域中的元件隔离膜12和元件形成区13之间的边界侧上的区域141相邻的区域中元件隔离膜12和元件形成区13之间的边界S。每个杂质扩散区17接触栅电极14正下方的区域中的元件隔离膜12和元件形成区13之间的边界侧上的区域141，并且接触在纵向方向上的源极区15的端部。
每个杂质扩散区17沿着纵向方向上的源极区15端部的整个长度来布置，并且与纵向方向上的源极区15—对端部的整个表面接触，所述整个表面与元件隔离膜12相对。
此外，如图5所示，每个杂质扩散区17通过栅电极14正下方的区域与漏极区16的端部相面对。
杂质扩散区17中的一种导电类型(p型)的杂质浓度高于源极区15和漏极区16中反型导电类型(n型)的杂质浓度。
杂质扩散区17的电阻等于或低于源极区15和漏极区16的电阻。在上述的源极区15和杂质扩散区17上方，形成例如金属膜(未
示出)的导体膜。
类似地，虽然没有示出，但是在漏极区16和栅电极14上，也形成例如金属膜的导体膜。杂质扩散区17的电势等于源极区15的电势和半导体衬底11的电势(衬底电势)。
以下将描述制造以上半导体器件1的方法。
首先，通过RIE在p型半导体衬底11的表面中形成沟槽。用氧化硅膜填充沟槽以形成元件隔离膜12。
此后，形成栅氧化物膜18和多晶硅，以形成栅电极14。
在半导体衬底11的元件形成区13上形成掩模，以覆盖要形成杂质扩散区17的部分。此后，将诸如磷离子或砷离子的杂质离子注入到半导体衬底ll的表面中，以形成源极区15和漏极区16。
去除掩模，并且形成覆盖源极区15和漏极区16的掩模。因此，注入诸如硼离子的杂质离子，以形成杂质扩散区17。
以下将描述实施例的操作效果。
在实施例中，源极区15被布置成与元件形成区13中栅电极14正下方的区域中的元件隔离膜12和元件形成区13之间的边界侧上的区域141分离。
一种导电类型的杂质扩散区17具有与栅电极14正下方的区域的边界侧上的区域141相邻的部分，并且该部分位于源极区15和元件隔离膜12之间。杂质扩散区17与源极区15和栅电极14正下方的区域的边界侧上的区域141接触。
因此，通过提供一种导电类型的杂质扩散区17，栅电极14正下方的区域的边界侧上的区域141不直接与源极区15接触。以此方式，可以防止栅电极14正下方的区域的边界侧上的区域141成为沟道区，从而可以抑制寄生晶体管的产生。因此，可以抑制驼峰特性的出现。
以此方式，在实施例中， 一种导电类型的杂质扩散区17可以被布置在源极区15和与栅电极14正下方的区域的边界侧上的区域141相邻的区域中的元件隔离膜12之间，并且被布置成与源极区15和栅电极14正下方的区域的边界侧上的区域141接触。与JP-ANo.2004-288873的技术不同的是，所述一种导电类型的杂质扩散区不需要被布置在栅电极的分开的端部之间。出于此原因，可以防止栅电极的形状复杂。
在实施例中，杂质扩散区17布置在源极区15和元件隔离膜12之间，并且不布置在漏极区16和元件隔离膜12之间。
当杂质扩散区形成在漏极区16和元件隔离膜12之间时，在杂质扩散区和漏极区16上方形成接触金属膜。出于此原因，漏极区16的电势等于杂质扩散区的电势。由于漏极区16的电势和衬底电势互不相同，所以在杂质扩散区和半导体衬底11之间布利地产生漏电流。
可以在杂质扩散区上不形成金属膜。然而，当要形成金属膜时，需要形成覆盖杂质扩散区17的掩模，并且由此使半导体器件制造复杂化。
与此对比的是，在实施例中，杂质扩散区17被布置在源极区15和元件隔离膜12之间。当在杂质扩散区17和源极区15上方形成接触金属膜时，杂质扩散区17具有的电势与源极区15的电势相同。在实施例中，源极区15具有的电势与半导体衬底11的电势(衬底电势)相同。出于此原因，可以防止在杂质扩散区17和半导体衬底11之间产生漏电流。
在实施例中，在源极区15和元件隔离膜12之间形成杂质扩散区17。杂质扩散区17具有的电阻等于或低于源极区15的电阻。
以此方式，当形成具有低电阻的杂质扩散区17时，通过杂质扩散
区n可以获得衬底电势。
在传统技术中，在与源极区15相邻的区域中形成用于得到衬底电势的p+型区域(体区)。然而，形成杂质扩散区17，使得体区不是必要的。以此方式，可以减小元件形成区的面积。
在实施例中，杂质扩散区17沿着纵向方向上的源极区15端部的整个长度而形成。杂质扩散区17被布置成与在纵向方向上的源极区15一对端部的整个表面接触，所述整个表面与元件隔离膜12相对。
因此，形成杂质扩散区17，使得可以可靠地抑制驼峰特性的产生。
本发明不限于上述实施例。在不脱离本发明的精神和范围的情况下，变化和修改也包括在本发明内。
例如，在实施例中，虽然源极区15、漏极区16和杂质扩散区17形成在p型半导体衬底11的表面上，但是本发明不限于该构造。例如，在n型半导体衬底的表面上可以形成p型阱，并且源极区15、漏极区16和杂质扩散区17可以形成在p型阱中。
此外，半导体衬底ll可以是SOI衬底等。在实施例中，杂质扩散区17是p+型区域。然而，杂质扩散区17不限于该区域。例如，可以使用p—型区域。
此外，在实施例中，半导体衬底11是p型衬底，源极区15和漏
极区16是n+型区域，并且杂质扩散区17是p+型区域。然而，本发明不限于该构造。半导体衬底可以是n型，源极区15和漏极区16可以是p+型，并且杂质扩散区17可以是n+型。
此外，在实施例中，杂质扩散区17沿着纵向方向上的源极区15端部的整个长度来布置。然而，本发明不限于该构造。杂质扩散区17可以只接触栅电极14正下方的区域的边界侧上的区域141，并且其可以具有比纵向方向上的源极区15端部的长度更短的长度。
显然，本发明不限于上述实施例，并且可以在不脱离本发明的范围和精神的情况下对上述实施例进行修改和变化。
权利要求
1.一种半导体器件，包括元件隔离膜，其形成在一种导电类型的半导体层表面上；栅电极，其布置在由所述元件隔离膜分开的元件形成区上，并且其具有一对位于所述元件隔离膜和所述元件形成区之间的边界上的端部；形成在所述元件形成区中的具有反型导电类型的源极区和漏极区，并且所述源极区和漏极区被布置成将所述栅电极正下方的区域夹在中间；以及杂质扩散区，其具有所述一种导电类型，并且形成在所述元件形成区中，其中，所述源极区被布置成与所述元件形成区中的所述栅电极正下方的区域中的、所述元件隔离区和所述元件形成区之间的边界侧上的区域相分离，所述一种导电类型的所述杂质扩散区与所述源极区以及在所述栅电极正下方的区域的所述边界侧上的所述区域相接触，与所述边界侧上的所述区域相邻的部分位于所述源极区和所述元件隔离膜之间，以及所述一种导电类型的所述杂质扩散区不布置在所述漏极区和所述元件隔离膜之间。
2. 根据权利要求l所述的半导体器件，其中， 所述漏极区的外周部分与在所述元件隔离膜和所述元件形成区之间的边界的、比所述栅电极更靠近所述漏极区的部分的整个长度相接 触，以及与在所述元件形成区中的所述栅电极正下方的区域的整个长 度相接触。
3. 根据权利要求l所述的半导体器件，其中， 所述一种导电类型的所述杂质扩散区的电势等于所述半导体层的电势。
4. 根据权利要求1所述的半导体器件，其中，在所述一种导电类型的所述杂质扩散区中的一种导电类型的杂质 浓度不小于在所述源极区中的所述反型导电类型的杂质浓度。
5. 根据权利要求l所述的半导体器件，其中，所述一种导电类型的所述杂质扩散区的电阻不大于所述源极区的 电阻。
6. 根据权利要求l所述的半导体器件，其中，所述源极区具有一对被布置成与所述栅电极正下方的所述区域中 的边界侧上的所述区域相分离的端部，所述源极区不形成在与所述边界侧上的所述区域相邻的区域中， 所述源极区的所述端部中的每个与所述元件隔离膜相分离，以及所述一种导电类型的所述杂质扩散区与在所述栅电极正下方的所 述区域的所述边界侧上的所述区域相接触，并且被形成为与所述源极 区的所述一对端部的整个表面相接触，其中所述整个表面与所述元件 隔离膜相对。
全文摘要
本发明涉及一种半导体器件。所述半导体器件包括元件隔离膜，其形成在一种导电类型的半导体衬底表面上；栅电极，其具有位于元件隔离膜和元件形成区之间的边界处的一对端部；反型导电类型的源极区和漏极区，其被布置成将栅电极正下方的区域夹在其间；以及杂质扩散区，其具有所述一种导电类型，形成在元件形成区中。源极区与元件形成区中的栅电极正下方的区域中的元件隔离膜和元件形成区之间的边界侧上的区域分离。在杂质扩散区中，与边界侧上的区域相邻的部分被布置在源极区和元件隔离膜之间，并且与源极区和边界侧上的区域接触。杂质扩散区不布置在漏极区和元件隔离膜之间。
文档编号H01L29/78GK101645461SQ20091016600
公开日2010年2月10日 申请日期2009年8月7日 优先权日2008年8月7日
发明者田中浩治 申请人:恩益禧电子股份有限公司